JPS6112288B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル記憶装置へのアクセスを制
御するためのプロセス及び回路に関する。アクセ
スなる用語はメモリ・ユニツト内のロケーシヨン
からデイジタル情報を読取り、ロケーシヨンへデ
イジタル情報を書込む動作を含んでいる。本発明
のアクセス制御回路は一般にマイクロプログラム
制御回路と呼ばれるものである。なんとなれば、
アクセス制御回路によつて発生される制御信号は
部分的には制御メモリから読取られる制御語から
誘導されるからである。

マイクロプログラム制御中央プロセツサを有す
るデイジタル計算機は手広く入手可能である。こ
の様な計算機では主メモリ中の命令流からの単一
の機械語命令の実行はより基本的な命令のシーケ
ンスの実行を伴う。これ等の基本的命令は一般に
マイクロ命令もしくは制御語と呼ばれる。例えば
主メモリ中に存在する２つの数を加算して和をそ
の一方が存在したメモリ・ロケーシヨンに記憶す
る１つの機械語命令は次のマイクロ命令の系列を
含む。(1)主メモリ・アドレス・レジスタ中に第１
の加数のアドレスをロードする。(2)主メモリ・ア
ドレス・レジスタ中で指定された主メモリ・ロケ
ーシヨン位置の内容を読取る。(3)主メモリ読取り
出力レジスタから第１の加数を中央プロセツサ中
の第１のレジスタへ転送する。(4)主アドレス・レ
ジスタ中に第２の加数のアドレスをロードする。
(5)主メモリ・アドレス・レジスタ中で指定された
主メモリ・ロケーシヨンの内容を読取る。(6)主メ
モリ読取り出力レジスタから第２の加数を中央プ
ロセツサの第２のレジスタへ転送する。(7)第１及
び第２のレジスタの内容を加算して和を第１のレ
ジスタに記憶する。(8)第１のレジスタの内容を主
メモリ書込み入力レジスタに転送する。(9)書込み
入力レジスタの内容をアドレス・レジスタによつ
て指定されたメモリ・ロケーシヨンへ書込む。マ
イクロ命令は一般に制御メモリと呼ばれるメモリ
中に記憶されている。制御メモリは代表的には
（かならずしもそうである必要はないが）計算機
の主メモリ・ユニツトとは分離されている。

マイクロ制御中央プロセツサを有する代表的デ
イジタル計算機においては、マイクロ命令ルーチ
ンがプロセツサによつて実行される機械語命令を
決定し、入／出力データ転送を指示するといつた
計算機のための或る制御機能を指示する。主メモ
リのアクセスを要求する機械語命令を与えるため
にこの様な計算機のマイクロ命令のレパートリー
は主メモリへのアクセスを制御するマイクロ命令
を含む。通常のマイクロプログラム制御中央処理
ユニツトを有するデイジタル計算機の説明は
Ashok K.Agrawala及びTomlinson G.Rauscher
著“Foundations of Microprogramming”
（Academic Press、Inc.1976）及びSamir S.
Husson著“Microprogramming Principles and
Practices”（Prentice−Hall、Inc.1970）に見出
される。

マイクロプログラム制御中央処理ユニツトの著
しい欠点は機械語命令をハード結線論理回路で具
体化するプロセツサ中の実行時間と比較して機械
語命令を実行するのに通常より長い時間を必要と
する点にある。マイクロプログラム制御中央処理
ユニツトの動作はマイクロ命令のシーケンスの実
行を含むので、プロセツサの速度は部分的には
種々のマイクロ命令を実行するのに必要とされる
時間によつて決定される。主メモリをアクセスす
る事を含むマイクロ命令の実行時間を最小にしよ
うと試みるマイクロプログラム中央プロセツサの
ための回路が工夫されたが、これ等の回路のどれ
も複雑さ、従つてコスト及び実行速度間の完全に
満足すべき釣合いを与えていない。

マイクロ命令のシーケンスを遂行するための時
間を減少する周知の技法は現在のマイクロ命令の
実行と次のマイクロ命令の制御メモリからのフエ
ツチとを重畳させる事を含む。この重畳技法は並
列実施と呼ばれる。上述のAgrawala等の著書の
第77〜79頁にも指摘された如く条件付き分岐マイ
クロ動作を含むマイクロ命令が実行される時には
並列実施にも問題が生ずる。この場合、制御メモ
リ中の次のマイクロ命令のアドレスは現在のマイ
クロ命令の実行フエイズの終り迄は決定され得な
いので次のマイクロ命令のフエツチと現在のマイ
クロ命令の実行を重畳させる事は出来なくなる。
この様な場合現在のマイクロ命令が条件付き分岐
を含まない時に、次の命令のフエツチが現在のマ
イクロ命令の実行と並列に行なわれる組合せ直並
列実施が必要とされる。上述の頁には組合せ直並
列実施のパホーマンスはテストされる条件が真で
あると推測し、推測されたアドレスにあるマイク
ロ命令を並列にフエツチする事によつて改良され
得る事が記されている。従つて直列フエツチは推
測が正しくなかつた時にのみ必要とされる。しか
しながらこの様な推測は一般にかなり当て推量的
であるので推量が正しくない事が判明した時は、
著しい時間が無駄となる事が予想されよう。

本発明に従い、平均してメモリをアクセスする
のに必要とされる時間を著しく減少し、他方従来
装置の上述の問題を避けるデイジタル・メモリ装
置へのアクセスを制御するためのアクセス制御回
路が与えられる。広義には本発明の制御回路によ
つて具体化されるプロセスはメモリ中でアクセス
されるべきロケーシヨンのアドレスを予測する事
を含む。予測はどのロケーシヨンが（もしあれ
ば）アクセスさるべきかを十分に完全に決定する
ため制御語を解読する前に制御語を部分的に解読
する事を含む。

さらに具体的には、本発明のアクセス制御回路
は経済的理由のために、半導体のランダム・アク
セス、読取り／書込みメモリ配列体として具体化
される複数個のアドレス・レジスタを含む。アド
レス・レジスタはデイジタル識別子によつて指定
される。各アドレス・レジスタはデイジタル計算
機の主メモリの如きメモリ装置内のロケーシヨン
を同定する主メモリ・アドレスを符号化したデイ
ジタル・アドレス語を記憶し得る。

さらに制御回路は主メモリ・アクセス指令を符
号化した制御メモリ語を記憶し得る複数個の制御
メモリ位置を有する制御メモリを含む。主メモ
リ・アクセス指令はロケーシヨンのアドレスを符
号化したものを含むアドレス・レジスタを指定す
る事によつてアクセスさるべきメモリ位置を決定
する。

制御回路はさらに解読中制御語を記憶するため
の制御語解読レジスタを含む。制御語解読レジス
タと制御メモリ間には制御語バツフア・レジスタ
が介在し、制御メモリから読取られた制御語を解
読レジスタへ転送する前に記憶する。制御語バツ
フア・レジスタの少なく共１ビツト位置出力がバ
ツフア・レジスタの識別子予測フイールド出力端
子を決定する。識別子指定フイールド出力端子は
制御語解読レジスタの複数個のビツト位置出力に
よつて定義される。制御回路は同様に第１の時間
インターバル中に制御語を制御メモリから制御語
バツフア・レジスタへロードして記憶し、その後
第２の時間インターバル中に制御語をバツフア・
レジスタから解読レジスタへロードして記憶する
ための制御回路タイミング・シーケンサを含む。

アドレス・レジスタ予測回路がバツフア・レジ
スタ中に記憶された制御語によつて指定されるア
ドレス・レジスタを予測するため、本発明の制御
回路中に含まれる。アドレス・レジスタ予測回路
は制御語バツフア・レジスタの識別子予測フイー
ルド出力端子に接続された入力端子及び予測され
た識別子出力端子を有する。アドレス・レジスタ
予測回路は同様に第１の時間間隔に入力端子に印
加される制御語ビツト信号に応答して予測識別子
出力端子においてアドレス・レジスタ予測信号を
発生するための部分解読器を有する。第２の時間
間隔の開始に続いて得られる情報を含む追加の情
報がもし必要とされるならばアドレス・レジスタ
予測信号を発生するのに使用され得る。

制御回路はさらに解読レジスタ中に記憶された
制御語によつてアドレス・レジスタの識別子を完
全に解読するための制御語解読レジスタに接続さ
れた制御語解読回路を含む。制御語解読回路は制
御語解読レジスタの識別子指定フイールド出力端
子に接続された入力端子及び指定された識別子出
力端子を有する。これは同様に第２の時間間隔中
入力端子に印加される制御語ビツト信号に応答し
て出力端子にアドレス・レジスタ指定信号を発生
するための解読回路を有する。

制御回路は同様に指定されたアドレス・レジス
タ中に記憶された情報を得るためのアドレス語探
索回路を含む。アドレス語探索回路はアドレス・
レジスタに接続されており、第１及び第２の識別
子入力端子並びにアドレス語出力端子を有する。
第１の識別子入力端子はアドレス・レジスタ予測
回路の予測識別子出力端子に接続されている。第
２の識別子入力端子は制御語解読回路の指定され
た識別子出力端子に接続される。

さらに、アドレス語探索回路は制御回路タイミ
ング・シーケンサ及び第１の識別子入力端子に接
続された予測レジスタ検索開始回路を有する。制
御語解読回路が解読レジスタ中の制御語によりア
ドレス・レジスタの特定のものを解読する前の時
刻において、予測レジスタ探索回路は第１の識別
子入力において受取られるアドレス・レジスタ予
測信号により指定されたアドレス・レジスタの内
容の検索を開始する。

アドレス語探索回路は同様に識別子オーバーラ
イド回路を含む。第２の識別子入力によつて指定
されたアドレス・レジスタが第１の識別子入力に
おいて指定されたアドレス・レジスタと異なる時
は識別子オーバーライド回路は第２の識別子入力
のアドレス・レジスタ指定信号によつて指定され
たアドレス・レジスタの内容の検索を開始する。
検索の開始は制御語解読回路が解読レジスタ中の
制御語によつてアドレス・レジスタの指定された
ものを解読した後の時刻に生ずる。従つて予測さ
れたアドレス・レジスタが正しくない時にのみ正
しいアドレス・レジスタの内容の探索を開始する
前に制御語の識別子指定フイールドを完全に解読
するための時間が必要となる。

本発明の好ましい実施例において、制御語のコ
ード化は最もしばしば参照されるアドレス・レジ
スタを制御語の少数のビツトで区別するように定
められている。例えば、２つの最もしばしば参照
されるアドレス・レジスタの識別子は対応する制
御語が単一のビツト位置のみにおいて異なる如く
制御語中において符号化され得る。この様な場
合、識別子予測回路の部分的解読回路は数個の論
理ゲートのみを有する必要がある。これにもかか
わらず、問題の２つのアドレス・レジスタが最も
しばしば参照される程度において、簡単な識別子
予測回路は高い百分率の回数で正しいアドレス・
レジスタを予測し得る。

計算機システム中に本発明のメモリ・アドレス
制御システムを組込む事によつて代表的なプログ
ラムの実行時間がおおよそ４％だけ減少される事
が推定され、この事は特に回路の簡単化の見地か
ら著しい改良である。

第１図を参照するに、アクセス制御回路１０は
主メモリ・ユニツト１２へのアクセスを制御す
る。アクセス制御回路１０及び主メモリ・ユニツ
ト１２は共にデイジタル計算システムの要素であ
る。アクセス制御回路１０は計算機のマイクロプ
ログラム中央プロセツサの一部を形成する。簡単
化のために、本発明の完全な理解のために必要と
される中央プロセツサの特徴のみが以下に説明さ
れる。中央プロセツサ及びデイジタル計算機シス
テムの他の要素は全く通常のものであり得、その
説明は本発明を不明確にするだけであろう。

主メモリ・ユニツト１２へのインターフエイス
はアドレス入力１３、読取り／書込みイネーブル
入力１４、及びデータ転送ポート１５を有する通
常のユニツトである。アクセスさるべき主メモ
リ・ユニツト１２中のロケーシヨンのアドレスは
アドレス・レジスタのフアイルとして組織された
メモリ配列体１６中に記憶されている。説明の目
的のためには、８個のアドレス・レジスタ０−７
のみが第１図に示されているが、複雑な計算機シ
ステムでは200もしくはそれ以上が使用され得
る。この様なメモリ配列中のアクセス時間は主メ
モリ・ユニツト自体のアクセス時間の10乃至20％
にも達する。メモリ配列体１６中のアドレス・レ
ジスタは配列体中のレジスタのアドレスとして働
くデイジタル識別子で指定される。従つて、例え
ば制御回路１０の動作と関連して以下に説明され
る３つのレジスタ、命令アドレス・レジスタ
（IAR）、オペランド１アドレス・レジスタ
（OP1）及びオペランド２アドレス・レジスタ
（OP2）は識別子１，３及び５で指定される。３
つのアドレス・レジスタRA，RB及びRCは夫々
０，２及び４によつて指示されて、直ぐ次のアド
レス・レジスタと共に使用する様に利用可能であ
り、仮想メモリ配列体中のオフセツト・アドレス
を与える。メモリ配列体１６はレジスタ識別子入
力１７、読取りイネーブル入力１８及びアドレス
出力２０を有するランダム・アクセス・メモリ配
列体である。メモリ配列体１６のアドレス出力２
０にはアドレス・バス２２が接続されている。簡
単のために、アドレス・レジスタへのアドレス情
報をロードするための入力及びデータ路は示され
ていない。

主メモリ・アドレス・レジスタ２４はアドレス
さるべき主メモリ・ユニツト１２中に存在するロ
ケーシヨンのアドレスをラツチするために与えら
れている。主メモリ・アドレス・レジスタ２４は
そのデータ入力がアドレス・バス２２に接続さ
れ、そのデータ出力は主メモリ・ユニツト１２の
アドレス入力１３へ接続されている。ラツチ動作
時主メモリ・アドレス・レジスタ２４のラツチ・
イネーブル入力２６へ印加される信号の制御の下
に達成される。

データ・マニピユレータ３０はデイジタル計算
機の通常の中央プロセツサの演算、論理及びデー
タ転送機能を遂行するために与えられる。デー
タ・マニピユレータ３０は命令／データ・バス３
２によつて主メモリ・ユニツト１２に接続されて
いる。データ・マニピユレータ３０の局所メモ
リ・レジスタの中には実行中の機械語命令を記憶
するための命令レジスタ３４、前の命令の実行の
完了前に主メモリ・ユニツト１２から予めフエツ
チされた命令を記憶するための命令バツフア・レ
ジスタ３６が含まれる。相継ぐ機械語命令のフエ
ツチ及び実行はこの様にして時間を節約するため
にオーバーラツプされる。

制御メモリ４０は制御語を記憶するための複数
個のメモリ・ロケーシヨンを有し、ここから制御
回路１０の制御信号が部分的に誘導される。制御
メモリ４０にはこれから読取られた制御語を一時
的に記憶するために制御語バツフア・レジスタ４
２が接続されている。制御語解読レジスタ４４は
制御語解読器４６によつて制御語が解読されてい
る時間中制御語を記憶するための制御語バツフ
ア・レジスタ４２に接続されている。タイミン
グ・シーケンサ４８は回路にタイミング及びシー
ケンシング信号を与えるために制御語バツフア・
レジスタ４２、制御解読レジスタ４４及び制御語
解読器４６に接続されている。タイミング・シー
ケンサ４８の動作は第３図及び第４図のタイミン
グ図の説明の際に説明される。

制御語解読器４６は制御語解読レジスタ４４中
に存在する制御語に応答して制御信号を発生する
論理回路網である。本発明に関連して特に重要な
ものは主メモリ・ユニツト１２に対するアクセス
を要求する制御語である。この様な制御語が解読
レジスタ４４にロードされる時、制御語解読器４
６はなさるべきアクセスの型を指定する指令バス
５０上にメモリ・アクセス指令を発生する。例え
ば、この様なメモリ・アクセス指令はデータ読取
り、命令の読取りもしくはデータもしくは命令の
主メモリ・ユニツト１２への書込みを指定し得
る。メモリ・アクセス制御語はアクセスさるべき
主メモリ・ユニツト１２中のロケーシヨンのアド
レスを含むメモリ配列体１６のアドレス・レジス
タの識別子を符号化した識別子指定フイールドを
含む。制御語解読器４６は識別子指定フイールド
を解読し、１バイト幅データ・バス５２上に対応
する識別子をゲートする。制御語の複雑さのため
に、制御語解読器４６によつて遂行される解読動
作は中央プロセツサのサイクル時間の大部分を占
める。

アドレス・レジスタ予測器５４は制御語解読レ
ジスタ４４中の制御語によつて参照されるべきア
ドレス・レジスタの識別子の予測値を符号化した
２つの予測信号を発生するために与えられる。こ
れ等の予測信号は制御語解読器４６が実際の識別
子をデータ・バス５２へゲートするかなり前の時
間に発生される。

アドレス・レジスタ予測器５４は４つの入力を
有する。第１の入力はOP1／OP2信号線５６によ
つて制御語バツフア・レジスタ４２のOP1／OP2
ビツト位置出力５８に接続されている。この
OP1／OP2ビツト位置はメモリ・アクセス制御語
の識別子指定フイールド内にあり、この様な制御
語の識別子予測サブフイールドを画定している。
アドレス・レジスタOP１が１つにおいて参照さ
れ、アドレス・レジスタOP２は他方において参
照される点を除き同一であるメモリ・アクセス制
御語はOP1／OP2ビツト位置出力５８に対応する
ビツトの状態においてのみ異なる。アドレス・レ
ジスタ予測器５４の３つの残りの入力は３本の
opコード信号線６０によつて制御語解読レジス
タ４４の３つのopコード・ビツト位置出力６２
に接続されている。３つのopコード・ビツト位
置出力６２に対応する制御語のフイールドは制御
語がメモリ・アクセス指令であるかどうかを決定
する。特にメモリ・アクセス制御語において、こ
れ等の３ビツト位置の各々は１である。

アドレス・レジスタ予測器５４の論理回路は第
２−２図に示されている。アドレス・レジスタ予
測器５４によつて発生されたアドレス・レジスタ
予測信号は第１及び第２の予測信号線６４及び６
６上に転送される。３入力メモリ・アクセス検出
器ANDゲート６８が３本のopコード信号線６０
に接続されている。従つてすべて３入力信号が論
理１である時、メモリ・アクセス検出器ANDゲ
ート６８の出力は同様に論理１である。入力信号
の１もしくはそれ以上が論理０の時は、出力は論
理０である。メモリ・アクセス検出器ANDゲー
ト６８の出力は第１のイネーブルANDゲート７
０の第１の入力及び第２のイネーブルANDゲー
ト７２の第１の入力に接続されている。OP1／
OP2信号線５６は直接第１のイネーブルANDゲ
ート７０の第２の入力に、反転器７４を介して第
２のイネーブルANDゲート７２の第２の入力に
接続されている。従つてopコード信号線６０の
うち１つもしくはそれ以上が論理０の時、即ち制
御語解読レジスタ４４中の制御語がメモリ・アク
セス制御語でない時はアドレス・レジスタ予測器
５４の予測信号線６４及び６６は論理０を帯び
る。他方すべて３つのopコード信号６０が論理
１の時、即ち解読レジスタ４４中の制御語がメモ
リ・アクセスを要求する時は、OP1／OP2信号線
５６上の信号は第１の予測信号線６４上に現わ
れ、その反転が第２の予測信号線６６上に現われ
る。

第１図を再び参照するに、アドレス語検索回路
７６は１バイト幅であるアドレス・レジスタ識別
子バス７８によつてメモリ配列体１６の書込み選
択入力１７に接続されている。アドレス語検索回
路７６は第１の識別子入力８０を有し、これにア
ドレス・レジスタ予測器５４からの２つの予測信
号線６４及び６６が接続されている。制御語解読
器４６からのデータ・バス５２はアドレス語検索
回路７６の第２の識別子入力８２に接続されてい
る。アドレス語検索回路７６はさらに指令バス５
０上に制御語解読器４６からの信号及びタイミン
グ・シーケンサ４８からの信号を受取る。５個の
タイミング信号線８３ａ−ｅがアドレス語検索回
路７６及びタイミング・シーケンサ４８間に接続
され、タイミング信号を検索回路７６に転送す
る。タイミング信号線８３上のタイミング信号は
第３図及び第４図に関連して以下説明される。予
測不正信号線８５がアドレス語検索回路７６及び
タイミング・シーケンサ４８間に接続され、予測
識別子が正しくなかつた事を示す信号を転送す
る。

次に第２−１図及び第２−２図を参照するに、
アドレス検索回路７６は指令バス５０及びデー
タ・バス５２に接続された指令／データ解読器８
４を含む。指令／データ解読器８４は指令バス５
０及びデータ・バス５２上に現われる指令及びデ
ータ語を解読する事によつて制御信号を発生する
組合せ論理回路である。制御回路１０において使
用される指令／データ解読器８４からの制御信号
は４つの信号出力８９ａ−ｄにおいて現われる。
指令／データ解読器８４の追加の信号出力は例え
ばデータ・マニピユレーシヨン及び入／出力制御
と関連して使用される制御信号を転送する。この
様な制御信号は本発明の理解にとつて必ずしも必
要でなく、簡単のために、対応する信号出力は示
されていない。読取り／書込み選択信号は指令／
データ解読器８４の第１の出力８９ａに現われ
る。第１の出力８９ａは読取り／書込み選択信号
線８７によつて主メモリ・ユニツト１２の読取
り／書込みイネーブル入力１４に接続されてい
る。第２の出力８９ｂはメモリ・アクセス指令が
指令バス５０上に検出される時に論理１を転送す
る。第３の出力８９ｃはOP1アドレス・レジスタ
３の識別子もしくはOP2アドレス・レジスタ５の
識別子がデータ・バス５２上に現われた時に論理
１を転送する。最後に第４の出力８９ｄは指令バ
ス５０上に充満命令バツフア指令（FIB）が検出
された時に論理１を転送する。FIB指令はデー
タ・マニピユレータ３０に対し命令を与え、もし
命令バツフア３６が空であつたならば次の機械語
命令で命令バツフア・レジスタ３６を充満させ
る。次の機械語のアドレスはIARレジスタ１中に
記憶されている。FIB指令は主メモリ・ユニツト
１２へのアクセスを含むとは云え、メモリ・アク
セス指令であると見做し得ない。なんとなれば
IARレジスタ１の識別子はFIBが指令バス５０上
に現われる時にデータ・バス５２上に現われない
からである。この結果、指令／データ解読器８４
の第４の出力８９ｄがFIBが指令バス５０上に存
在する事を示して論理１を転送する時はいつで
も、第２の出力８９ｂはメモリ・アクセス指令が
存在しない事を示して論理０を転送する。

データ・バス５２の８本の信号線は各々８個の
データ・ゲートANDゲート９０−９７に接続さ
れている。データ・ゲートANDゲート９０−９
７の各々の第２の入力は状態スイツチANDゲー
ト８８の出力に接続されている。従つて、デー
タ・ゲートANDゲート９０−９７は状態スイツ
チANDゲート８８の出力にある信号によつてイ
ネーブルされる。状態スイツチANDゲート８８
の出力は同様に状態スイツチ反転器９８に接続さ
れ、反転器９８は次いで第１及び第２の予測信号
ゲートANDゲート１００及び１０２の第１の入
力に接続されている。状態スイツチ反転器９８の
動作はデータ・ゲートANDゲート９０−９７が
脱勢された時に予測信号ゲートANDゲート１０
０及び１０２がイネーブルされる事、もしくはこ
の逆を保証する。予測信号ゲートANDゲート１
００及び１０２の第２の入力はアドレス・レジス
タ予測器５４の予測信号線６４及び６６に夫々接
続されている。２つの予測信号ゲートANDゲー
ト１００及び１０２の出力はビツト５ORゲート
１０５及びビツト６ORゲート１０６の第１の入
力に接続されている。ビツト５ORゲート１０５
の第２の入力は第６のデータ・ゲートAND９５
の出力に接続され、ビツト６ORゲートの第２の
入力は第７のデータ・ゲートANDゲート９６の
出力に接続されている。ビツト７ORゲート１０
７の入力は第８のデータ・ゲートANDゲート９
７及び状態スイツチ反転器９８の出力に接続され
ている。

５個のデータ・ゲートANDゲート９０−９４
の出力はアドレス・レジスタ識別子バス７８の５
本の信号線に接続されている。識別子バス７８の
残りの３本の信号線は３本のORゲート１０５−
１０７の出力に接続されている。状態スイツチ
ANDゲート８８の出力が論理１の時はデータ・
バス５２上に現われる信号はデータ・ゲート
ANDゲート９０−９７を通して識別子バス７８
へ通過される事を理解されたい。状態スイツチ
ANDゲート８８の出力が論理０の時はデータ・
バス５２上の信号は識別子バス７８上に現われる
事から阻止される。これに代つて00000XY１によ
つて定義された２進数が識別子バス７８に転送さ
れる。ここでＸ及びＹはアドレス語予測回路５４
から第１及び第２予測信号線６４及び６６上に現
われる論理信号である。

予測不正ANDゲート１１０の第１の入力は指
令／データ解読器８４の第２の出力８９ｂに接続
されている。予測不正ANDゲート１１０の第２
の入力は反転器１１２を横切つて指令／データ解
読器８４の第３の出力８９ｃに接続されている。
この結果、予測不正ANDゲート１１０はメモ
リ・アクセス指令が指令バス５０上に存在する事
を示して第２の出力８９ｂに論理１が現われ、
OP1アドレス・レジスタ３の識別子もしくはOP2
アドレス・レジスタ５の識別子のいずれもデー
タ・バス５２上に存在しない事を示して第３の出
力８９ｃに論理０が現われる時に論理１を生ず
る。すべての他の場合に、予測不正ANDゲート
１１０は論理０を発生する。

予測不正ANDゲート１１０の出力は予測不正
信号線８５に接続され、線８５は次いでタイミン
グ・シーケンサ４８に接続される。同様に予測不
正ANDゲート１１０の出力は状態スイツチAND
ゲート８８の第１の入力に接続されている。状態
スイツチANDゲート８８の第２の入力はタイミ
ング・シーケンサ４８から第１のタイミング信号
線８３ａに接続されている。ANDゲート１１０
からの論理１の予測不正信号はタイミング・シー
ケンサ４８から状態スイツチ・タイミング信号を
イネーブルする。状態スイツチ・タイミング信号
は予測不正信号が論理０の時阻止され、これは予
測された識別子が正しくない事を意味する。

配列体読取りイネーブルANDゲート１１４及
び遅延された配列体読取りイネーブルANDゲー
ト１１６は夫々の第１の入力が夫々状態スイツチ
反転器９８及び状態スイツチANDゲート８８の
出力に接続されている。配列体読取りイネーブル
AND１１４の第２の入力はタイミング・シーケ
ンサ４８から配列体読取りタイミング信号を受取
るために第２のタイミング信号線８３ｂへ接続さ
れている。同様に遅延配列体読取りイネーブル
ANDゲート１１６の第２の入力は遅延配列体読
取りタイミング信号を受取るために第３のタイミ
ング信号線８３ｃに接続されている。２つの読取
りイネーブルANDゲート１１４及び１１６の出
力は配列体読取りイネーブルORゲート１１８の
入力に接続されている。その出力は配列体読取り
イネーブル信号線１１９へ接続されている。配列
体イネーブル信号線１１９は第１図に示された如
くメモリ配列体１６の配列体読取りイネーブル入
力１８へ接続されている。

ラツチ・イネーブルANDゲート１２０及び遅
延ラツチ・イネーブルANDゲート１２２はその
第１の入力が夫々状態スイツチ反転器９８及び状
態スイツチANDゲート８８の出力に接続されて
いる。ラツチ・イネーブルANDゲート１２０の
第２の入力はタイミング・シーケンサ４８からの
ラツチ・アドレス語タイミング信号を受取るため
の第４のタイミング信号線８３ｄに接続されてい
る。遅延ラツチ・イネーブルANDゲート１２２
の第２の入力は遅延ラツチ・アドレス語タイミン
グ信号を受取るために第５のタイミング信号線８
３ｅに接続されている。２つのラツチ・イネーブ
ルANDゲート１２０及び１２２の出力はラツ
チ・イネーブルORゲート１２４の入力に接続さ
れている。ラツチ・イネーブルORゲート１２４
の出力はラツチ・イネーブル・オーバーライド
ANDゲート１２６の第１の入力に接続されてい
る。ラツチ・イネーブル・オーバーライドAND
ゲート１２６の出力はラツチ・イネーブル信号線
１３２に接続され、この線は主メモリ・アドレ
ス・レジスタ２４のラツチ・イネーブル入力２６
へ接続される。

ラツチ・イネーブル・オーバーライドANDゲ
ート１２６の第２の入力は命令バツフア・テスト
反転器１３０を介して命令バツフア・テスト
ANDゲート１２８の出力に接続されている。命
令バツフア・テストANDゲート１２８の第１の
入力は命令バツフア充満線１２５に接続されてお
り、線１２５は次いでデータ・マニピユレータ３
０の出力に接続されている。命令バツフア・レジ
スタ３６が実行さるべき次の機械語命令を含む時
命令バツフア充満信号線１２５上には論理１が現
われる。命令バツフア・レジスタ３６中の命令が
命令レジスタ２４へ転送された後、論理０が命令
バツフア充満信号線１２５上に現われる。命令バ
ツフア・テストANDゲート１２８の第２の入力
は指令／データ解読器８４の第４の出力８９ｄに
接続されている。指つて、充満命令バツフア
（FIB）指令が指令バス５０上に検出された事を
示して第４の出力８９ｄに論理１が現われるとは
云え、IARレジスタ１の内容はもし論理１が同様
に命令バツフア充満信号線１２５上に現われるな
らばメモリ・アドレス・レジスタ２４へはロード
されない。なんとなれば、この時論理０がラツ
チ・イネーブル・オーバーライドANDゲート１
２６の第２の入力に印加されるからである。もし
指令／データ解読器８４の第４の出力８９ｄもし
くは命令バツフア充満信号線１２５のいずれかが
論理０を示すならば、論理１がラツチ・イネーブ
ル・オーバーライドANDゲート１２６に印加さ
れ、ラツチ・イネーブルORゲート１２４からラ
ツチ・アドレス語イネーブル信号をラツチ・イネ
ーブル線１３２に通過せしめる。

制御回路１０の動作は第３−１，３−２，４−
１及び４−２図のタイミング図を参照する事によ
つて理解されよう。これ等の２つの図面に示され
たタイミング信号は第１、第２−１及び第２−２
図中の信号線上に現われる。タイミング信号は円
でかこまれた文字によつて記され、これは信号が
現われる信号線を同定するのに使用される。簡単
にするために回路の論理ゲートによつて導入され
る短かい時間遅延は図示されていない。

第３−１図及び第３−２図のタイミング図は２
つの代表的な制御語を処理する際の制御回路１０
の動作を示す。第１の制御語はメモリ配列体１６
中のOP1レジスタ３中で指定されたロケーシヨン
において主メモリ・ユニツト１２へのアクセスを
要求する。第２の制御語は同様に主メモリ・ユニ
ツト１２へのアクセスを指定するが、第１の制御
語とはREアドレス・レジスタ７が参照される点
で異なつている。第１及び第２の制御語は２つの
異なるアドレス・レジスタを参照するとは云え、
OP1／OP2ビツト位置は両語において論理１であ
る。第１の制御語を処理する間に生ずる対応する
制御信号とは異なる第２の制御語を処理する際に
含まれる制御信号はダツシユの付いた参照文字で
示される。

第３−１図及び第３−２図を参照するに、タイ
ミング・シーケンサ４８のサイクルは各々τ_１，
τ_２，τ_３及びτ_４で示された約50n秒の４つの
時間間隔に分割される。制御語バツフア・レジス
タ４２は現制御語の実行が完了する前に時間間隔
τ_４中に信号Ａによつて次の制御語がロードされ
る。バツフア・レジスタ４２がロードされた後、
OP1／OP2ビツト位置の論理１が信号Ｂによつて
示された如くバツフア・レジスタ４２のOP1／
OP2ビツト位置出力５８に現われる。制御語解読
レジスタ４４は、制御語解読器４６による制御語
の解読を開始するため、バツフア・レジスタ４２
中の制御語が制御信号Ｃによつて時間間隔τ_１中
にロードされる。解読レジスタ４４中の制御語が
メモリ・アクセス制御語であるかどうかを決定す
る３つのopコード・ビツト位置の状態はアドレ
ス・レジスタ予測器５４中のメモリ・アドレス検
出器ANDゲート６８へ転送される。考察中の例
の制御語は共にメモリ・アドレス制御語であるの
で、メモリ・アクセス検出器ANDゲート６８は
信号Ｄによつて示された如く両方の場合に論理１
を発生する。信号Ｄはアドレス・レジスタ予測器
５４中においてバツフア・レジスタ４２のOP1／
OP2ビツト位置出力５８からの信号Ｂと組合され
て第１の予測信号線６４上に論理１を、第２の予
測信号線６６上に論理０を発生する。これ等の予
測信号は信号Ｉと略一致する時間中存在する。

解読レジスタ４４中に記憶された制御語が制御
語解読器４６によつて解読された後、メモリ・ア
クセス指令が指令バス５０上にゲートされる。こ
れは信号Ｅによつて示された時間において生ず
る。第１の制御語の場合には、OP1アドレス・レ
ジスタ３に対応する２進識別子00000011が同時に
データ・バス５２上にゲートされる。第２の制御
語の場合には、REレジスタ７に対応する２進識
別子00000111が信号Ｅで示された時間にデータ・
バス５２上へゲートされる。指令バス５０上のメ
モリ・アクセス指令の存在は指令／データ解読器
８４によつて検出され、解読器８４は結果的にそ
の第２の出力８９ｂに信号Ｆを発生する。制御語
解読器４６及び指令／データ解読器８４の相対的
複雑さにより、指令バス５０上のメモリ・アクセ
ス指令の存在を示す信万Ｆの出現は単一の３入力
メモリ・アクセス検出器ANDゲート６８によつ
て発生される信号Ｄの出現よりも著しく遅れる。
指令／データ解読器８４の第３の出力８９ｃから
転送される信号は第１と第２の制御語の場合に対
して異なつている。OP1レジスタ３を参照する第
１の制御語の場合には信号Ｇが転送される。OP1
もOP2レジスタも参照しない第２の制御語の場合
において、第３の出力８９ｃは信号G′で示され
たる如く論理０に留まる。

タイミング・シーケンサ４８は指令／データ解
読器８４による指令及びデータ情報の解読に続く
遷移時間を決定する状態スイツチ・タイミング信
号Ｈを発生する。従つて解読器８４からの信号を
使用する予測不正ANDゲート１１０の出力が予
測された識別子が正しいかどうかを示す時に状態
スイツチ・タイミング信号Ｈが発生される。予測
不正ANDゲート１１０の出力は状態スイツチ
ANDゲート８８によつて状態スイツチ・タイミ
ング信号をイネーブルする事を想起されたい。信
号Ｈによつて定義された状態スイツチ遷移時間の
前にOP1レジスタ３に対応する予測識別子
00000011が第１及び第２の制御語の両方の場合に
識別子バス７８上に現われる。信号Ｉは状態スイ
ツチ遷移時間の後に、識別子00000011は第１の制
御語の場合に識別子バス７８上に残される。なん
となればこの場合には予測された識別子は正しい
からである。第２の制御語の場合には、正しい識
別子00000111が信号I′によつて示された如く状態
スイツチ遷移時間中に正しくない予測識別子に置
換される。

配列体読取りタイミング信号Ｊ及び遅延された
配列体読取り信号Ｋがタイミング・シーケンサ４
８によつて発生される。配列体読取りイネーブル
時間信号Ｊは状態スイツチが生じない限り配列体
読取りイネーブル信号線１１９に通過される。従
つて第１の制御語の場合において、配列体読取り
イネーブル信号Ｌは配列体読取りイネーブル・タ
イミング信号Ｊに対応する。第２の制御語の場合
に、配列体読取りイネーブル信号L′は配列体読取
りイネーブル・タイミング信号Ｊから状態スイツ
チ遷移時間において遅延された配列体読取りイネ
ーブル・タイミング信号Ｋにスイツチされる。こ
のためメモリ配列体は２回アクセスされるが、早
い方のイネーブル中に読取られた不正アドレス語
は以下明らかにされる如く無視される。

タイミング・シーケンサ４８はラツチ・アドレ
ス語タイミング信号Ｍ及び遅延ラツチ・アドレス
語タイミング信号Ｎを発生される。これ等の信号
Ｍ及びＮの両方はメモリ配列体１６からフエツチ
されるアドレス語に対して時間を与えるために対
応する配列体読取りイネーブル信号Ｊ及びＫの生
起後約25n秒して生ずる。これ等のタイミング信
号の両方は状態スイツチ・タイミング信号Ｈによ
つて決定される状態スイツチ遷移時間の後に動作
可能である事に注意されたい。従つて主メモリ・
アドレス・レジスタ２４のラツチ入力２６に印加
されるラツチ・アドレス語信号は状態遷移が状態
スイツチ遷移時間においてなされたかどうかに依
存してラツチ・アドレス語タイミング信号もしく
は遅延ラツチ・アドレス語タイミング信号Ｎのい
ずれかに対応する。これは第１の制御語の場合信
号Ｏによつて示され、第２の制御語の場合信号
O′に示されている。第２の制御語の場合におい
て信号L′の早期の配列体読取りイネーブルによつ
てアクセスされた予期されたアドレス語は無視さ
れる。なんとなれば、ラツチ・アドレス語イネー
ブル信号O′は早期の配列体読取りイネーブルを
通して論理０に残されるからである。

ラツチ・アドレス語信号Ｏ及びO′を比較する
と、メモリ・アクセスは予測識別子が正しかつた
場合の第１の制御語の場合は、予測が正しくなか
つた場合の第２の制御語の場合よりも約100n秒
早く開始した事は明らかであろう。正しくない予
測がなされたメモリ・アクセスを含むサイクルの
後、タイミング・シーケンサ４８は正しいメモ
リ・ロケーシヨンをアクセスする際に費やされる
追加の100n秒を考慮に入れて100n秒後に再開始
する。タイミング・シーケンサ４８は予測不正信
号線８５上の予測不正信号による遅延を挿入する
必要を知らされる。

予備識別子はOP1もしくはOP2アドレス・レジ
スタが参照される時は常に正しい。なんとなれば
これ等の２つのアドレス・レジスタはIARアドレ
ス・レジスタ７と共に制御回路１０が一部である
計算機システムの動作中断然最もしばしば参照さ
れるので、時間の著しい節約が平均して生ずる。

次に第４−１図及び第４−２図を参照するに、
そのどちらもメモリ・アクセスを必要としない２
つの制御語の処理を示したタイミング図が示され
ている。第３及び第４の制御語と呼ばれる２つの
制御語は互に第３の制御語が充満命令バツフア動
作を必要とし、他方第４の制御語が必要としない
点で異なつている。命令バツフア・レジスタ３６
は両方の場合に空である様に取られ制御語中の
OP1／OP2ビツト位置は論理１である様に選択さ
れている。OP1／OP2ビツト位置はメモリ・アク
セス制御語でない考察中の２つの如き制御語中の
アドレス・レジスタの識別子を符号化するのに使
用されない事を理解されたい。第３の制御語の制
御信号とは異なる第４の制御語の制御語はダツシ
ユの付された参照文字によつて指定されている。
さらに、第３−１図及び第３−２図の対応する信
号とは異なる制御信号は２重ダツシユの参照文字
によつて示されている。

第４−１図及び第４−２図を参照される、制御
語バツフア・レジスタ４２及び制御語解読レジス
タ４４のローデイングは上述の如く第３−１図の
タイミング図中の対応する信号と同一の信号Ａ及
びＣによつて制御される。一般に、タイミング・
シーケンサ４８によつて発生されるタイミング信
号はこの例においても第３−１図及び第３−２図
の例の場合と同一である。制御語をバツフア・レ
ジスタ４２にロードした結果として、信号Ｂがバ
ツフア・レジスタ４２のOP1／OP2ビツト位置出
力５８に現われる。信号Ｂは第３−１図中の対応
する信号と同一である。しかしながら、第３及び
第４の制御語はメモリ・アクセス指令ではないの
で、メモリ・アクセス検出器AND６８の出力に
おける信号D″は論理０に留まる。指令及びデー
タ情報は信号Ｅによつて示された時間に制御語解
読器４６によつて指令バス５０及びデータ・バス
５２へゲートされる。指令バス５０上の指令はメ
モリ・アクセス指令ではないので指令／データ解
読器８４の第２の出力８９ｂは論理０に残されて
いる。この結果、予測不正ANDゲート１１０の
出力は指令／データ解読器８４の第３の出力８９
ｃがOP1もしくはOP2アドレス・レジスタのいず
れかの識別子に対応する２進数がたまたまデー
タ・バス５２上に存在するかどうかに拘らず論理
０に残される。この結果状態スイツチANDゲー
ト８８の出力は論理０にクランプされた状態に残
され、タイミング信号線８３ａによつて運ばれる
状態スイツチ・タイミング信号を阻止する。従つ
て状態スイツチは行なわれない。

アドレス・レジスタ予測器５４からの２つの予
測信号は論理０に固定される。なんとなれば２つ
のイネーブルANDゲート７０及び７２の第１の
入力に印加される信号D″は論理０であるからで
ある。この結果２進数識別子00000001によつて信
号I″によつて示された如く識別子バス７８上に現
われる。この識別子はIARアドレス・レジスタ１
に対応する。配列体読取りイネーブル信号Ｌは第
３図の配列体読取りタイミング信号Ｊと一致す
る。なんとなれば状態スイツチがなされないから
である。

第３の制御語の場合において、指令／データ解
読器８４の第４の出力８９ｄはFIB指令が指令バ
ス５０に検出される時信号Ｐを発生する。命令バ
ツフア・レジスタ３６が空であるので命令バツフ
ア充満信号線１２５は論理０を運ぶ。この結果、
ラツチ・アドレス語信号ＯはIARアドレス・レジ
スタ１中に含まれるアドレス語を主メモリ・アド
レス・レジスタ２４中にロードする。第４の制御
語の場合は第３の制御語の場合と指令／データ解
読器８４がFIB指令を検出せず、信号P′は論理０
に残される。この結果ラツチ・アドレス語信号は
ラツチ・アドレス語信号線１３２へ通過されず、
従つてIARアドレス・レジスタ１の内容はアドレ
ス・バス２２上に存在するとは云え、主メモリ・
レジスタ２４へロードされない。

本発明は上述の如き特定の実施例に制限される
ものではない。例えば、メモリ・アクセス検出
ANDゲート６８に印加させる３つのopコード・
ビツト位置信号は制御語解読レジスタ４４の代り
に制御語バツフア・レジスタ４２から取出され得
る。この様な配列体は機械サイクル中早目に予測
信号をアドレス・レジスタ予測器５４から予測信
号を利用可能にするという利点を有する。しかし
ながら、制御語バツフア・レジスタ４２から追加
の３つの信号線が必要とされ、この事は製造費を
増加し、もし回路が大規模集積回路で具体化され
るのであればピンアウト制限と予盾する。上述の
ものとは異なる制御語中のビツト位置の状態が予
測信号を発生するのに使用され得る事及び予測信
号はアドレス語を発生するために別の方法で使用
され得る事は当業者にとつて明らかであろう。

【図面の簡単な説明】

第１図は本発明のアクセス制御回路の概略図で
ある。１０……制御回路、１２……主メモリ・ユ
ニツト、１６……アドレス・レジスタ・メモリ配
列体、２４……主メモリ・アドレス・レジスタ、
３０……データ・マニピユレータ、４０……制御
メモリ、４２……バツフア・レジスタ、４４……
解読レジスタ、４６……制御語解読器、４８……
タイミング・シーケンサ、５４……アドレス・レ
ジスタ予測器、７６……アドレス語探索回路。第
２−１図及び第２−２図は第２−２図を第２−１
図の下になる様に組合せた時、第１図の回路に使
用される或る要素回路の論理図を示す。第３−１
図及び第３−２図は第３−２図を第３−１図の下
になる様に組合せた時、２つの代表的なメモリ・
アクセス制御語を実行する際の第１図、第２−１
図及び第２−２図の制御回路の動作を示したタイ
ミング図である。第４−１図及び第４−２図は第
４−２図が第４−１図の下になる様に組合せた時
に、メモリ・アクセス制御語ではない２つの代表
的な制御語を実行する際の第１図、第２−１図及
び第２−２図の制御回路の動作を示したタイミン
グ図を示した図である。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 夫々主メモリの記憶ロケーシヨンのアド
   レスを決めるためのデイジタル・アドレス情報
   を記憶する複数のアドレス・レジスタと、 (ロ) 夫々上記アドレス・レジスタを指定するため
   のアドレス・フイールドおよびアクセスされる
   アドレス・レジスタを予測する予測ビツトを有
   する複数のメモリ・アクセス制御語を記憶する
   ための制御メモリと、 (ハ) 上記制御メモリから読取られた制御語を記憶
   するためのバツフア・レジスタ手段と、 (ニ) 上記バツフア・レジスタ手段の上記予測ビツ
   トに応答して、予測されたアドレス・レジスタ
   を指定するアドレス・レジスタ予測信号を発生
   する予測手段と、 (ホ) 上記バツフア・レジスタ手段の上記アドレ
   ス・フイールドを解読して、実際にアクセスさ
   れるべきアドレス・レジスタを指定するアドレ
   ス・レジスタ識別信号を発生する解読手段と、 (ヘ) 上記解読手段の解読動作が完了する前に、上
   記アドレス・レジスタ予測信号に応答して上記
   予測されたアドレス・レジスタのアドレス情報
   の読取りを開始するための手段と、 (ト) 上記実際のアドレス・レジスタが上記予測さ
   れたアドレス・レジスタと異なる場合に、上記
   アドレス・レジスタ識別信号に応答して上記実
   際のアドレス・レジスタのアドレス情報の読取
   りを開始するための手段と、 を有するアクセス制御装置。