JPH04143819A - 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ - Google Patents

消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ

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JPH04143819A
JPH04143819A JP2205006A JP20500690A JPH04143819A JP H04143819 A JPH04143819 A JP H04143819A JP 2205006 A JP2205006 A JP 2205006A JP 20500690 A JP20500690 A JP 20500690A JP H04143819 A JPH04143819 A JP H04143819A
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将弘 岩村
Shigeya Tanaka
成弥 田中
Hideo Maejima
前島　英雄
Tetsuo Nakano
哲夫 中野
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速アクセスや多ビット出力等を要求される
内蔵キャッシュメモリ等の、低消費電力化が望まれる機
能回路ブロックを有する、マイクロプロセッサ等の、半
導体集積回路に関するものである。
〔従来の技術〕
以下、従来の技術をマイクロプロセッサを例に取り説明
する。
近年の高速性能マイクロプロセッサ（以下ＭＰＵと記す
）は、内部の命令実行速度と外部主メモリからの命令お
よびオペランドの内部への転送速度の不一致によって生
じる問題を解決するために、ＭＰＵ内部にキャッシュメ
モリを内蔵することや並列度を高めて処理性能の向上を
図るため複数の演算器を内蔵させることが一般的になっ
てきており、その結果、消費電力の増大が深刻な問題に
なってきている。
キャッシュメモリを内蔵する主目的は、ＭＰＵの実行速
度に見合ったスピードで命令やデータを高速にフェッチ
することである。
今日、最高速のＣｌ５Ｃ型ＭＰＵのクロック周期は２５
〜４０ＭＨｚであるが、近い将来、ＲＩＳＣ型で１００
　Ｍ　Ｈｚを越えるＭＰＵが登場することが予想される
。
このような、超高速ＭＰＵでは内蔵キャッシュメモリと
して数ｎｓ以下の超高速アクセスが要求される。
また、内蔵キャッシュメモリは、ワード数は比較的少な
いが、１ワード当りの読出しビット数が極端に多い（汎
用ＳＲＡＭでは最大８ビツト）と云う特徴を有している
。たとえば、今日の３２ビットＭＰＵでも数百ビットの
並列読出し等は一般的に実現されており、将来ＭＰＵの
６４ビツト化が進めば、並列読出し数がさらに増大する
と思われる。
ここで、一般に、超高速メモリのセンスアンプとしては
、バイポーラトランジスタによる差動型の高感度センス
アンプが好適である。しかＬ、この回路は定常的に比較
的大きな電力を消費する。
また、メモリの他の部分でも特別な電力節減手段がなけ
ればメモリアクセスが起こらなくても電力を消費する。
すなわち、超高速アクセス、多ビツト並列出力のキャッ
シュメモリを内蔵する単一チップＭＰＵではメモリ回路
の消費電力が極端に大きくなるため適切な低消費電力化
手段がなければ、キャッシュメモリのオンチップ化その
ものが、やがて不可能になると予想される。
低消費電力化技術として知られている第１の従来技術と
しては、メモリアドレス信号と等価なチップセレクト信
号Ｃ８により、メモリ回路をスタンドバイモードの消費
電力と通常動作モードの消費電力に切換え実効的な消費
電力を低減するものがある。
また、第２の従来技術としては、たとえばＡＴＤ（Ａｄ
ｄｒｅｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ）
回路により、アドレス信号の変化を検知Ｌ、その信号に
より内部動作に必要なりロックパルスを生成Ｌ、メモリ
のセンスアンプ等を必要な期間だけ動作させて消費電力
を低減するものが知られている。
また、特開昭６１−４５３５４号公報などに記載されて
いるように、ＭＰＵなどの論理ＬＳＩではａ）複数の機
能ブロックに対応して電力制御命令を設け、プログラム
により該当する機能ブロックを活性又は非活性状態に切
換えることにより低消費電力を実現する方法、ｂ）機能
ブロック毎にクロック制御回路を設け、クロック供給の
有無を制御することにより低消費電力を実現する方法、
Ｃ）機能ブロック毎に電力制御回路を設け、命令実行時
に使用しない機能ブロックの電源供給を遮断することに
より低消費電力を実現する方法、などが公知である。し
かしながら、上記従来技術では通常電力消費状態と低消
費電力状態相互間の切換え時の電源電流の急激な変化に
よって電源線や接地線に誘起される雑音に対する考慮が
欠如しており、以下のような問題点がある。
ｌ）低消費電力状態と通常動作状態とで回路電流が短時
間に大きく変化するため電源線、ＧＮＤ線のインダクタ
ンスや抵抗により、大きな雑音電圧が発生する。
２）上記雑音電圧により、機能回路自身あるいは他の内
部回路が誤動作する。また、仮に誤動作が起きなかった
場合でも上記雑音電圧が消滅するまでには一定の時間が
必要なため、メモリアクセススピードの実効的な低下が
引き起こされる。
第２４図（Ａ）は電源系の雑音電圧発生を説明するため
の図である。同図において、１３００は電源、１３１０
は例えばメモリ回路などの機能回路ブロック、１３２１
．１３２２は、それぞれ電源、ＧＮＤ系のインダクタン
ス、１３３１．１３３２はそれぞれ電源系、ＧＮＤ系の
抵抗である。
第２４図（Ｂ）はＳＷを時刻ｔ１でオ°ンＬ、時間ｔ２
でオフした場合の電源電流ｉの変化、電源電位ｖ１　、
ＧＮＤ電位ｖ２の変化の様子を示したものである。
図示するように、時刻ｔ１でスイッチＳＷをオンにした
とき、回路電流ｉはへｔ１時間の間にＯから定常電流ま
で変化する。このとき、図示のように回路の電源電位■
１は負方向にピークを持つように大きく変化Ｌ、ＧＮＤ
電位■２は正方向にピークを持つように大きく変化する
。逆に、時刻ｔ２でスイッチＳＷをオフしたとき、回路
電流ｊはΔｔ２時間の間に定常電流からＯまで変化する
。
このとき、回路の電源電位Ｖｌは正方向にピークを持つ
ように大きく変化Ｌ、ＧＮＤ電位ｖ２は負方向にピーク
を持つように大きく変化する。
例えば、今、第２４図の回路１３１０が５００ケのセン
スアンプであり、１回路当り２ｍＡの電流を消費するも
のとＬ、この電流をΔｔ＝１ｎｓでＯから定常電流まで
切換えるものとする。このとき、抵抗１３３１．１３３
２を無視Ｌ、インダクタンス１３２１，１３２２をＬ＝
５ｎＨと仮定すると電源ノイズｖｎは以下のようになる
。
＝５Ｖ すなわち、５■又はそれ以下の電源電圧で動作する今日
の半導体集積回路では前記のような大きな電源雑音は許
容しがたいものになる。
また、仮に前記雑音を適正な大きさまで低減できたとし
ても、第２４図（Ｂ）に示すように、電源、ＧＮＤ雑音
が消失するまでにはΔｔ１時間。
Δｔ２時間が必要である。この時間は電流の切換え時間
に依存するが通常１〜３ｎｓが必要である。
数ｎｓ以下のアクセスタイムが必要な超高速メモリなど
ではこの時間は受は入れ難いものであり、高速動作の大
きな障害になる。
上記のように、電源電流の変化による雑音の問題は半導
体チップ内の複数の演算器やその他の機能回路ブロック
についても同様である。
ちなみに、近年の高性能ＭＰＵは、その処理能力を上げ
る目的で、いろいろな技術が導入されはじめている。計
算機の処理性能は、次式により評価される。
ＣＰＩとは、１命令に要するサイクル数である。
ここ数年の技術で注目されるのが、ＰＩＳＣプロセッサ
である。ＲＩＳＣは、上式のＣＰＩを１に近づけること
により性能を向上させることを主目的としている。
最近、ＲＩ　ＳＣの次の技術として、５ｕｐｅｒＳｃａ
ｌａｒ、Ｖ　Ｌ　Ｉ　Ｗなどが注目されはじめた。この
技術は、最大ｎ個の命令を同時に読み出Ｌ、ｎ個の命令
を同時に解釈Ｌ、ｎ個の命令を同時に実行するもので、
ハードウェアの並列度を増すことにより上式のＣＰＩを
１　／　ｎまで下げて、計算機の性能を向上させるもの
である。この５ｕｐａｒ　５ｃａｌａｒ。
ＶＬＩＷなどの高速動作の演算回路としては、バイポー
ラトランジスタなどによる差動型の論理回路やＢｉＣＭ
Ｏ５による低振幅回路などが用いられるようになってき
たが、直流電流を流す回路は、定常的に比較的大きな電
力を消費する。
５ｕｐｅｒ　５ｃａｌａｒ、　Ｖ　Ｌ　Ｉ　ＷなどのＭ
ＰＵでは、同一機能を持つ高速動作の演算回路がｎ個要
求されるわけであり、それに供ない、演算回路の消費電
力もｎ倍に増えてしまうという問題がある。
なお、この種の技術として関連するものには、例えば、
日経エレクトロニクス　Ｎα４８７　１９８９年１１月
２７日号のＰ１９１〜２００において論じられている。
〔発明が解決しようとする課題〕
以上の説明で明らかなうよに、従来のマイクロプロセッ
サなどの半導体集積回路や電子回路における低消費電力
化技術は、電力切換え時に電源線や接地線に発生する雑
音の問題が考慮されていないため、回路の誤動作を引き
起したり、雑音が消失するまで一定の時間がかかるため
、迅速なスタートアップが出来ないと云う問題があった
。
特に、従来のオンチップメモリを有するＭＰＵでは電力
切換え時の低ノイズ化とメモリアクセスの高速化にはト
レードオフの関係があるため、超高速化が困難であると
いう問題を生じていた。
また、以上、キャッシュメモリを有するマイクロプロセ
ッサにつき述べたが、高速化を要求される機能ブロック
を有する半導体集積回路や電子回路においても同様な問
題が生じる。
そこで、本発明は、機能回路ブロックの低消費電力化と
高速化が可能な半導体集積回路装置、特に、キャッシュ
メモリ等のオンチップメモリを有するマイクロプロセッ
サを提供することを目的とする。
なお、ここで、活性化とは回路の動作上必要な所定の電
力を供給することを意味Ｌ、不活性化とは前記所定の電
力より小さい電力を供給することを意味する。
また、本発明は、前記目的達成のために、メモリと、メ
モリアクセスに関連した情報に基づいて、メモリアクセ
スに先立ってメモリアクセスを検出する検出手段と、検
出手段がメモリアクセスを検出した場合に、メモリアク
セスに先行して、メモリを活性化する手段とを有するこ
とを特徴とする第１の半導体集積回路装置を提供する。
なお１本第１の半導体集積回路装置において、前記メモ
リをクロック同期式メモリとＬ、かつ、該半導体集積回
路装置のシステムクロック信号と前記アクセス予告信号
とからメモリ動作用メモリクロック信号を生成する手段
を備えるようにしても良い。
また、さらに、該半導体集積回路装置のシステムクロッ
ク信号と前記アクセス予告信号とからメモリのセンスア
ンプ回路活性化パルスを生成する手段を備え、メモリの
一部または全部のセンスアンプ回路を該活性化パルスに
より活性化するようにしても良い。
また、本発明は、前記目的達成のために、電源系インダ
クタンスＬ、許容電源ノイズ■。９回路電流の切換え幅
Δ工の機能回路ブロックと、該機能回路ブロックを、そ
の動作開始に時間Ｔ先行して活性化する動作開始予告信
号を発生する手段を有Ｌ、かつ、 前記、Ｔ、Ｌ、ｖｎおよびΔ工は、 Δ　工 Ｔ≧Ｌ□ ｖｎ の関係を満たすことを特徴とする第２の半導体集積回路
装置を提供する。
また、前記目的達成のために、本発明は、メモリと、命
令を解釈Ｌ、その実行を指示する第１の命令デコーダと
、メモリへのアクセスの発生をアクセス動作開始以前に
検出してアクセス予告信号を発生する第２の命令デコー
ダと、予告信号を用いてメモリを先行活性化する活性化
手段と、を有することを特徴とする第１のマイクロプロ
セッサを提供する。
なお、水弟１のマイクロプロセッサにおいて、前記第２
の命令デコーダは前記アクセス予告信号をメモリアクセ
スの実行ステージより少なくとも１ステージ前のステー
ジで発生させる命令デコーダであり、前記活性化手段は
アクセス予告信号の発生時刻からメモリアクセス実行ス
テージの開始時刻までにメモリ回路の駆動電流を、所定
の動作電流値より小さい電流値から、所定の動作電流値
まで所定の変化率で増加させる活性化手段であるように
しても良い。
また、本発明は、前記目的達成のために、１以上の機能
回路ブロックと、命令を解釈Ｌ、その実行を各機能回路
ブロックに指示する第１の命令デコーダと、各機能回路
ブロックの実行を実行開始以前に検出して、実行を検出
した機能回路ブロックに動作予告信号を発生する第２の
命令デコーダと、予告信号を用いて該当する機能回路ブ
ロックを、その実行開始に先行して活性化する活性化手
段と、を有することを特徴とする第２のマイクロプロセ
ッサを提供する。
また、本発明は、前記目的達成のために、動作の開始を
予告する予告信号を受信Ｌ、該予告信号受信時より所定
の時間をかけて回路電流を所定の値まで増加することに
より低電力消費モードより通常電力消費モードに移行Ｌ
、動作の実行が終了後、所定の時間をかけて回路電流を
低電力消費モード電流まで減少Ｌ、低電力消費モードに
移行する機能を有することを特徴とする機能回路ブロッ
クを提供Ｌ、また、アクセスを予告するアクセス予告信
号により活性化Ｌ、アドレス信号とリード・ライト制御
信号とデータ入出力信号とに基づいて、所定のメモリ動
作を実行する事を特徴とするメモリを提供する。
また、あわせて、前記半導体集積回路装置と、前記マイ
クロプロセッサと、前記機能回路ブロックと、前記メモ
リと、のうち、少なくとも１つを有することを特徴とす
るワークステーションやコンピュータ等の情報処理装置
をも提供する。
〔作用〕
本発明に係る消費電力制御方法によれば、各機能回路ブ
ロックの動作開始を動作開始に先立って、検出Ｌ、そし
て、動作開始を検出した機能回路ブロックを動作開始に
先行して活性化Ｌ、動作終了後に不活性化することによ
り電力の低消費化と各機能回路ブロックの誤動作の防止
を図る。
また、本発明に係る第１の半導体集積回路装置によれば
、検出手段はメモリアクセスに関連した情報に基づいて
、メモリアクセスに先立ってメモリアクセスを検出Ｌ、
活性化する手段は、検出手段がメモリアクセスを検出し
た場合に、メモリアクセスに先行して、メモリを活性化
する。
なお、前記メモリをクロック同期式メモリとした場合に
は、該半導体集積回路装置のシステムクロック信号と前
記アクセス予告信号とからメモリ動作用メモリクロック
信号を生成する。
また、該半導体集積回路装置のシステムクロック信号と
前記アクセス予告信号とからメモリの一部または全部の
センスアンプ回路を活性化する活性化パルスを生成する
ようにしても良い。
また、本発明に係る、電源系インダクタンスＬ。
許容電源ノイズｖｎ２回路電流の切換え幅Δ工の機能回
路ブロックと、該機能回路ブロックを、その動作開始に
時間Ｔ先行して活性化する動作開始予告信号を発生する
手段を有する第２の半導体集積回路装置においては、前
記、Ｔ　、　Ｌ　、Ｖ　ｎおよびΔ工は、 Δ　工 Ｔ≧Ｌ□ ｎ の関係を満たすよう、動作開始予告信号を発生する、ま
たは、機能回路ブロックは設計され製作されている。こ
れにより、機能回路ブロックの電源ノイズ等による誤動
作を防止することができる。
また、本発明に係る第１のマイクロプロセッサによれば
、第１の命令デコーダは命令を解釈Ｌ、その実行を指示
する。一方、第２の命令デコーダは命令を解釈Ｌ、メモ
リへのアクセスの発生をアクセス動作開始以前に検出し
てアクセス予告信号を発生Ｌ、活性化手段は予告信号を
用いてメモリを先行活性化する。
なお、前記第２の命令デコーダは前記アクセス予告信号
をメモリアクセスの実行ステージより少なくとも１ステ
ージ前のステージで発生させ、前記活性化手段はアクセ
ス予告信号の発生時刻からメモリアクセス実行ステージ
の開始時刻までにメモリ回路の動作電流を、所定の動作
電流値より小さい電流値から、所定の動作電流値まで所
定の変化率で増加させるようにしても良い。
また、本発明に係る第２のマイクロプロセッサによれば
、第１の命令デコーダは命令を解釈Ｌ、その実行を各機
能回路ブロックに指示する。一方、第２の命令デコーダ
は各機能回路ブロックの実行を実行開始以前に検出して
、実行を検出した機能回路ブロックに動作予告信号を発
生Ｌ、活性化手段は予告信号を用いて該当する機能回路
ブロックを、その実行開始に先行して活性化する。
また、本発明に係る機能回路ブロックは、動作の開始を
予告する予告信号を受信Ｌ、該予告信号受信時より所定
の時間をかけて回路電流を所定の値まで増加することに
より低電力消費モードより通常電力消費モードに移行Ｌ
、動作の実行が終了後、所定の時間をかけて回路電流を
低電力消費モード電流まで減少Ｌ、低電力消費モードに
移行する。
また、本発明に係るメモリはアクセスを予告するアクセ
ス予告信号により活性化Ｌ、アドレス信号とリード・ラ
イト制御信号とデータ入出力信号とに基づいて、所定の
リードやライト等のメモリ動作を実行する。
また、前記半導体集積回路装置と、前記マイクロプロセ
ッサと、前記機能回路ブロックと、前記メモリと、のう
ち、少なくとも１つを備えた、本発明に係る情報処理装
置は、そのための特殊処理を必要とせずに、高速化およ
び低消費電力化が図れる。
〔課題を解決するための手段〕
前記目的を達成するために、本発明は、１以上の機能回
路ブロックを備えた電子回路において、各機能回路ブロ
ックの動作開始を動作開始に先立って、検出Ｌ、動作開
始を検出した機能回路ブロックを動作開始に先行して活
性化Ｌ、動作終了後に不活性化することを特徴とする消
費電力制御方法を提供する。
〔実施例〕
以下、本発明に係る半導体集積回路の実施例をマイクロ
プロセッサを例にとり説明する。
第１図に、本発明の第１の実施例に係るマイクロプロセ
ッサ（ＭＰＵ）の構成を示す。
図中、１００が単一チップＭＰＵであるが、説明の便宜
上、以下に、その内部構成は本実施例の理解に必要な構
成要素だけを記Ｌ、その他の部分は省略する。
図中、１０１はプログラムカウンタであり、クロック信
号ＣＬＫに同期して命令データの読み出しアドレスを発
生する。１０２はメモリアドレスレジスタであり、命令
キャッシュメモリ１０３の読出しアドレスを保持する。
１０４は命令データレジスタであり、命令キャッシュ１
０３から読出した命令データを保持する。
また、１１１は他のメモリアドレスレジスタであり、デ
ータキャッシュ１１２のリード又はライトアドレスを保
持する。１１３はデータレジスタであり、データキャッ
シュ１１２のリードデータまたはデータキャッシュ１１
２へのライトデータを保持する。
命令データレジスタ１０４とデータレジスタ１１３は内
部データバス１７２に結合されており、入出力制御回路
１６０を介して外部データバス１６１との間でデータの
やりとりを行う。
１２０は第１の命令デコーダであり、命令レジスタ１０
４の出力１０５をデコードＬ、所定の命令制御信号１２
１，１２２を出力する。１４０は演算器であり、レジス
タファイル１５０から内部バス１７３を介して演算に必
要なデータを受取り、算術演算、論理演算、シフト演算
などを実行Ｌ、その結果を内部バス１７４を介してレジ
スタファイル１５０に書込む。また、他のケースでは演
算結果を内部バス１７５を介してメモリアドレスレジス
タ１１１に書込む。
命令デコーダ１２０の出力１２１は演算器１４０に演算
の内容を指定する。また、命令デコーダ１２０の出力１
２２はレジスタファイル１５０に対してリードやライト
の動作を指定する。
１３０は第２の命令デコーダであり、命令レジスタ１０
４の出力１０５を解釈Ｌ、例えばデータキャッシュ１１
２に対するメモリアクセスを予知Ｌ、所定の加工を施し
た後、データキャッシュ１１２に対してメモリアクセス
予告信号１３１を出力する。
データキャッシュ１１２はこの信号とメモリアドレスレ
ジスタ１１１からのアドレス信号とり−ド／ライト制御
信号（図中省略されている。）とから所定のメモリアク
セスを実行する。
なお、第２の命令デコーダ１３０は演算器１４０゜レジ
スタファイル１５０、その他にも必要に応じて動作開始
予告信号１３２，１３３を発生する機能を持たせること
ができる。
第２図に本実施例に係るＭＰＵの代表的な命令実行ステ
ージを示す。
図中、命令１．命令２はＲ−Ｒ演算（レジスターレジス
タ間演算）の実行ステージを示している。
図中のＩＦステージで命令キャッシュ１０３から命令デ
ータをフェッチＬ、Ｄステージで命令デコーダ１２０に
よりデコードＬ、ＥＸステージで演算器１４０により所
定の演算を実行する。最後にＷステージで演算結果をレ
ジスタファイル１５０に書込む。
次に、図中、中段に示す、データキャッシュ１１２に対
するアクセスが発生するＬＯＡＤ命令。
５ＴＯＲＥ命令では、ＩＦステージとＤステージまでは
前述のＲ−Ｒ演算と同様であるが、次のＡＣステージで
はデータキャッシュ１１２をアクセスするための実効ア
ドレス計算を行い、次のＣＡＣステージデータキャッシ
ュ１１２をアクセスする。最後にＷステージでは読出し
たデータをレジスタファイル１５０に書込む。
以上のように、ＬＯＡＤ／５ＴＯＲＥ命令ではデコード
ステージＤとメモリアクセスステージＣＡ間に実効アド
レス計算ステージＡＣが必ず介在しており、本実施例で
はＣＡステージより２ステージ前のＤステージでメモリ
アクセスの発生を予知Ｌ、キャッシュメモリ１１２に対
してアクセス予告信号を出力することを特徴とする。
次に、第３図に、この命令のフェッチからアクセス予告
信号の発生、メモリアクセスの実行までの動作タイミン
グをさらに詳細に示す。
図中、３ａはシステムクロックＣＬＫであり、この周期
は第３図の命令実行ステージの１ステージと同じ長さで
あり、例えば５ｎｓである。３ｂはＩＦステージであり
、図ではＭ１〜Ｍ５のＬＯＡＤ。
５ＴＯＲＥ命令がフェッチされることを示している。
３ｃはＤステージであり、ＩＦステージの次のステージ
でＭ１〜ＭｂのＬＯＡＤまたは５ＴＯＲＥ命令がデコー
ドされることを示している。
３ｄはＡＣステージであり、３ＣのＤステージでデコー
ドされたＬＯＡＤ／５ＴＯＲＥ命令Ｍ１〜Ｍ５に対する
実行アドレスデコーダ５の計算が実行される。
３ｅはアドレス計算結果のメモリアドレスＡ１〜Ａ８で
あり、このアドレスを使って３ｆのＣＡステージで実際
のメモリアクセスが実行される。
３ｇは第１図に示した第２の命令デコーダ１３０で得ら
れるメモリアクセス予知信号Ｍ１〜Ｍ４であり、３ｃの
ＤステージのＭ１〜Ｍ５のデコート結果として得られる
。また、３ｈは３ｇのメモリアクセス予知信号Ｍ１〜Ｍ
５に所定の加工を施して得られたメモリアクセス予告信
号１３１であり、データキャッシュ１１２に出力される
。
ここで、アクセス予告信号３ｈは実際のメモリアクセス
が行われる３ｆのＥ１ステージに対して１ステージ前に
先行して発生しており、同様にＥ３ステージに対して１
ステージ前に先行して発生する。
ここで、第４図（Ａ）にメモリアクセス予告信号１３１
を発生する第２の命令デコーダ１３０（第１図参照）の
内部構成を、第４図（Ｂ）にその動作タイミングを示す
。
図中、４１０はメモリアクセス予知回路であり、命令レ
ジスタ１０４が出力する命令デーゾがメモリアクセスを
伴う命令であるかどうかを検知する。
具体的にはＬＯＡＤ命令と５ＴＯＲＥ命令を検出Ｌ、第
４図（Ｂ）の３ｇに示すような検知信号ＤＥＴを発生す
る。４２０は検知信号ＤＥＴ３ｇをクロック信号ＣＬ　
Ｋ　３　ａでラッチするフリップフロップであり、その
出力Ｑ４ａは第４図（Ｂ）に示すような信号になる（こ
こで、ＱはＱの反転出力を表わす）。４３０はインバー
タであり、フリップフロップ４２０の出力Ｑ４ａを反転
して第４図（Ｂ）に示すようなアクセス予告信号ＰＲ３
ｈを発生する。
なお、ＰＲ信号１３１の極性は本質的なものではないが
、本実施例では正極性のアクティブ信号としている。
次に、第５図にデータキャッシュメモリ１１２（第１図
参照）の内部構成を示す。
図中、５１０はアドレスバッファであり、アドレス信号
Ａｉを受けて、アドレスデコーダ・ドライバ５２０に必
要な正、負のアドレス信号として出力する。アドレスデ
コーダ・ドライバ５２０の出力はメモリアレイ５３０に
出力され、リードまたはライトすべきメモリアレイを選
択する。
５４０は、センスアンプであり、メモリアレイ５３０か
ら読出した微小信号を所定の信号レベルまで増幅して出
力する。５５０は出力ドライバであり、比較的重い付加
を持つ出力り。を駆動するために設けられている。
５６０は書込み制御回路であり、書込みデータＤｉを書
込み制御信号ＷＥを使ってメモリアレイ５３０の所定の
アドレスに書き込む。
５７０は電流制御信号発生回路であり、アクセス予告信
号ＰＲを受けて、少なくとも１以上の電流制御信号５７
５を発生する、本例においては、データキャッシュメモ
リ１１２が共有される場合や、命令の実行以外のアクセ
ス要因がある場合等の例をも提示するために、複数の予
告信号ＰＲｚ・ＰＲｎを受けて、少なくとも１以上の電
流制御信号５７５を発生する場合について示している。
電流制御信号５７５による回路電流の制御はキャッシュ
メモリ１１２内の電流制御信号発生回路５７０を除くす
べての回路要素に対して適用可能である。どの回路を制
御の対象に選ぶかは、適用する実際のハードウェア構成
や用途に従う。
第６図（Ａ）に、電流制御信号発生回路５７０（第５図
参照）の構成例を、同図（Ｂ）は、その動作タイミング
を示す。
図中、６１０はオアゲートであり、アクセス予告信号Ｐ
　Ｒ１〜ＰＲｎのオアをとり、その出力をインバータ６
２０とフリップフロップ６６０に供給する。６３０はノ
アゲートであり、インバータ６２０の出力とフリップフ
ロップ６３０のＱ出力のノアをとり、第６図（Ｂ）の６
０に示すような信号ｐｕｐを出力する。
６４０はアンドゲートであり、フリップフロップ６６０
のＱ出力６ｂとクロック信号ＣＬＫ３ａのアンドをとり
、第６図（Ｂ）の６ｄに示すＭＣＬＫ信号を出力する。
また、６５０と６７０はそれぞれオアゲートおよびデイ
レイ回路であり、オアゲート６５ｏは前記ＭＣＬＫ信号
６ｄとＭＣＬＫ信号をデイレイ回路６７０で所定時間遅
延させた信号とのオアをとり、第６図（Ｂ）の６ｆに示
すΦＳＡ信号を出力する。
なお、第６図（Ｂ）のＭＡ６ｅはメモリアクセス実行サ
イクルのメモリアドレスを示している。
第６図（Ｂ）に示すように、メモリアドレスＡ１．Ａｌ
に対するメモリアクセスはｔｚとｔｓのステージ６ｇで
行われる。これに対して６ｃのＰＵＰ信号はｔｚステー
ジより１ステージ前のｔｌステージで立上り、ｔ８ステ
ージの終りで立下る信号になっている。
このＰＵＰ信号６ｃを基に回路電流を制御するが、この
ようすを第７図に示す。第７図の７８に示すように、Ｐ
ＵＰ信号６ｃに基づいて、ｔ１ステージの間に対象とす
る回路の電流をｉｌから所定の電流値１２まで立上げ、
ｔｚ、ｔｓのメモリアクセスステージではその電流値を
維持Ｌ、メモリアクセスが完了したｔａステージの始め
から、電流値を所定の低電流値ｉｌまで立下げる。
次に、ＭＣＬＫ信号６ｄ（第６図Ｂ）はメモリアクセス
ステージｔｚ、ｔδのそれぞれに対応して発生されるパ
ルス信号であり、クロック同期式のメモリで実現する場
合のメモリクロックとして有用である。なお、クロック
同期型メモリについては文献１）〜３）を参照されたい
。
文献 １　）　Ｋｅｖｉｎ　Ｊ、Ｏ’ｃｏｎｎｏｒ　：　Ｍｏ
ｄｕｌａｒ　Ｅｍｂｅｄｅｄ　ＣａｃｈｅＭｅ＋＋＋ｏ
ｒｙ　ｆｏｒ　ａ　３２　ｂ　Ｐｉｐｌｉｎｅｄ　ＲＩ
　Ｓ　ＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒ、　１９８７　
　Ｉ　Ｓ　　Ｓ　ＣＣｐ　。
２）　Ｍａｓａｎｏｒｉ　０ｄａｋａ　ｅｔ　ａｌ：　
Ａ　５１２　　ｋ　ｂ１５ｎｓＢｉＣＭＯ５ＲＡＭ　Ｗ
ｉｔｈ　Ｉ　ＫＧ／　１５０　ｐ　ｓＬｏｇｉｃ　Ｇａ
ｔｅ　Ａｒｒａｙ、　１９８９　　Ｉ　Ｓ　　Ｓ　ＣＣ
Ｐ、２８〜２９ ３）　Ｍａｓａｙｏｓｈｉ　Ｋｉｍｏｔｏ　ｅｔ　ａｌ
：　Ａ　１．４　ｎ　ｓ　／６４ｋｂ　　ＲＡＭ　Ｗｉ
ｔｈ　８５ｐｓ／３６８８Ｌｏｇｉｃ　Ｇａｔｅ　Ａｒ
ｒａｙ、　１９８９　　ＣＩ　　ＣＣｐ　。
１５．８．１〜１５．８．４ また、ΦＳＡ信号６ｆはメモリアクセスステージｔｚｐ
ｔａのそれぞれに対応して発生されるパルス信号であり
、例えばセンスアンプを所定期間だけパルス動作させる
信号として有用である。
すなわち、センスアンプのみを独立に活性化制御するこ
とにより、電流切り替えにより生じる電源ノイズを許容
範囲に納め、かつ、高電力消費源であるセンスアンプの
活性化時間を極力短くする信号等として用いることがで
きる。
以上のＰＵＰ信号、ΦＳＡ信号を用いて実際に回路電流
を制御する例を以下に示す。
まず、第８図（Ａ）にＰＵＰ信号を使って、回路電流を
制御する回路の第１の例を、同図（Ｂ）にその動作波形
を示す。
図中、８１１，８１２はＰＭＯ８であり、それぞれのソ
ースは電源Ｖｌに接続され、それぞれのゲートは共通接
続されてＰＭＯ５８１１のドレインにも接続されている
。また、８２１，８２２，８２３はＮＭＯＳであり、８
２１のドレインはＰＭＯ５８１１のドレインに、ゲート
はＰＵＰ信号に、ソースは基準電位に接続されている。
ＮＭＯ３８２２のドレインはＰＭＯ５８１２のドレイン
に、ゲートはインバータ８３０の出力に、ソースは基準
電位に接続され、インバータ８３０の入力はＰＵＰ信号
に接続されている。
また、８４０は例えば差動アンプのような能動回路であ
りデータキャッシュ１１２や演算器１４０やレジスタフ
ァイル１５ｏ（第１図参照）等の機能回路ブロックに備
えられているものであり、ＮＭＯ５８２３を介して定電
流源８５０で定めた所定の動作電流を流すようになって
いる。さらにＮＭＯ３８２３のゲートと、ＧＮＤ間には
積分用のコンデンサＣが接続されている。
ＰＭＯ５８１１，８１２とＮＭＯ５８２１，８２３はカ
レントミラー回路を構成しており、同図（Ｂ）に示すよ
うに。
ＰＵＰ信号が“０”レベルからｉｔ　１　ｎレベルに立
上がるとＰＭＯ５８１２からコンデンサＣに、所定の充
電電流が流れ、ＮＭＯ５８２３のゲート電圧Ｖｇおよび
回路８４０の電流ｉは同図（Ｂ）中段および下段に示す
ように所定のｓｌｅｗ　ｒａｔｅでなだらかに立上がる
。この立上り時間ｔ１は、前述した第７図に示したステ
ージｔ１に相当する時間である。
同様にＰＵＰが“１″レベルから“Ｏ”レベルに変化す
ると電圧Ｖｇおよび電流ｉは所定のｓｌｅｗｒａｔｅで
なだらかに立下り、この立下り時間ｔ４は同様に第７図
に示したｔ４に相当する時間になる。
なお、電流ｉの立上げ時間ｔ１と立下げ時間ｔ４は必ず
しも同じである必要はなく、回路の動作が終了した後な
ので立下げるときは、特別な不都合が生じない範囲でｔ
４を短くすることもできる。
第９図（Ａ）にＰＵＰ信号を使って回路電流を制御する
回路の第２の例を、同図（Ｂ）にその動作波形を示す。
図中、９１１〜９１４はインバータ、９２１〜９２３は
ＮＭＯ８，９３１〜９３３は定電流源、９４０は例えば
差動アンプのような能動回路であり、データキャッシュ
１１２や演算器１４０やレジスタファイル１５０（第１
図参照）等の機能回路ブロックに備えられているもので
ある。
ここで、インバータ９１２〜９１４の遅延時間を９１４
，９１３，９１２の順に大きくなるように設計するとＰ
ＵＰ信号が同図（Ｂ）のように“０″から“１”レベル
に変化したとき、ＮＭＯ３９２１〜９２３を流れる電流
１１〜１８も所定の時間差をもって立上り、能動回路９
４０の動作電流は時刻１．後にｉ　ｓ＋　ｉ　ｚ＋　ｉ
　ｓの定常電流まで階段状に立上がる。
同様に、ＰＵＰ信号が“１”からｌＩ　Ｏ”レベルに変
化すると９４０の回路電流はｔａの時間内に段階状に立
下がり、実効的に前述した第８図の実施例と同様になだ
らかな電流変化を得ることができる。
この立上り時間ｔ１および立下り時間ｔ２は第１の例と
同様に第７図のステージｔ１およびステージｔｉの時間
に相当する。
なお、以上、ＰｔＪＰ信号、ΦＳＡ信号を用いて実際に
回路電流を制御する例を示したが、本実施例はこれに限
定されるものではなく、他の一般の、回路電流を制御す
る方法によっても本実施例は実現できる。
以下、前記第１の回路電流制御回路を用いた場合を例に
とり、データキャッシュメモリ１１２（第１図参照）の
各部における回路電流制御の例を示す。
第１０図はデータキャッシュメモリ１１２の第５図の５
１０で示したアドレスバッファの電流制御の実施例であ
る。
図中、１０１１〜１０１４はＮＰＮトランジスタ、１０
２１．１０２２は抵抗、１０３１〜１０３３はＮＭＯ８
，１０４１〜１０４３は定電流源である。
ＮＰＮＩＯＩＩと１０１２のエミッタは共通接続され、
ＮＭＯ５１０３１を介して定電流源１０４１に接続され
ている。ＮＰＮＩＯＩＩと１０１２のベースはそれぞれ
アドレス信号Ａｉと基準電源ＶＲに接続され、それぞれ
のコレクタは抵抗１０２１，１０２２を介して電源ｖ工
に接続されテイル。ＮＰＮ１０１３　、１０１４（７）
コレクタは電源Ｖｌに接続され、それぞれのベースはＮ
ＰＮＩＯＩＩのコレクタとＮＰＮ１０１２のコレクタに
接続されている。また、ＮＰＮ１０１３　、１０１４の
それぞれのエミッタはＮＭＯ５１０３２，１０３３を介
してそれぞれ定電流源１０４２．１０４３に接続されて
いる。
出力ａｉは入力Ａｉの非反転出力としてＮＰＮ１０１４
のエミッタから取り出され、出力ａｉは入力Ａｉの反転
出力としてＮＰＮ１０１３のエミッタから取り出されて
いる。ＮＭＯ５１０３１〜１０３３のゲートは制御信号
Ｖｇに共通に接続されている。なお、制御信号ｖｇは前
述した第８図にて示した信号Ｖｇに相当するものである
。
ここで、ＮＰＮＩＯＩＩ　、　１０１２．抵抗１０２１
．１０２２と定電流源１０４１は差動アンプを構成して
おり、いま、電流制御信号Ｖｇがパ１”レベルで、アド
レス信号ＡｉがＶｇより高いとき、ＮＰＮＩＯＩＩがオ
ン、ＮＰＮ１０１２がオフになり、ＮＰＮＩＯＩＩのコ
レクタが“０″レベル、ＮＰＮ１０１２のコレクタが“
１″レベルになる。
ＮＰＮＩＯＩＩのコレクタはエミッタフォロワトランジ
スタ１０１３のベースに接続されており、そのエミッタ
から１１０”レベルの出力ａｉが得られる。
同様にＮＰＮ１０１２のコレクタはエミッタフォロワト
ランジスタ１０１４のベースに接続されており、そのエ
ミッタからｒｅ　１　ｕレベルの出力ａｉが得られる。
アドレス信号ＡｉがＶＲより低いとき、ＮＰＮｌｏｌｌ
とＮＰＮ　１０１２は逆の動作をＬ、ａｉ比出力１”レ
ベル、ａｉ比出力“０”レベルになる。
次に、電流制御信号Ｖｇがｉｔ　Ｏ”レベルの場合、Ｎ
ＭＯ５１０３１〜１０３３はすべてオフになり、このと
き、電源ｖ１からＧＮＤへの電流パスがなくなるため、
この回路は電力を消費しなくなる。
ここで、電流制御信号Ｖｇは前述した第８図（Ｂ）で示
したように立上り、立下り時間が所定の時間になるよう
に設定されるので電流の変化も第７図７８で示したよう
になだらかなものとすることができる。
したがって、前述した第２４図（Ｂ）に示したような電
流切換え時の電源、ＧＮＤノイズ第（第２４図Ｂ参照）
を所望の大きさに抑制することができる。
次に、第１１図にデータキャッシュメモリ内のデコーダ
・ドライバ５２ｏ、メモリアレイ５３０゜センスアンプ
５４０（第５図参照）の部分の回路電流制御の例を示す
。
図中、１１６１，１１６２はＮＯＲゲートであり、アド
レスデコーダの最終段に該当する。
１１７１．１１７２はアンドゲートからなるワードドラ
イバであり、一方の入力にアドレスデコーダ１１６Ｌ　
１１６２の出力が接続され、他方の入力に制御信号Ｖｇ
が接続されその出力によりワード線ＷＬｘ、ＷＬｚをそ
れぞれ開動する。
１１００は、特に限定するものではないが４ＭＯ５型の
メモリセルであり、説明の便宜上、１セルだけを図示す
る。
１１１１．１１１２はビット線プルアンプ用の負荷ＭＯ
８である。また、１１１３〜１１１６はビット線選択用
のＭＯＳスイッチであり、カラム選択信号Ｃ１，Ｃ２に
より所望のビット線がコモンデータ線１１２０に結合さ
れる。
１１２１．１１２２はＮＰＮ）−ランジスタによるエミ
ッタフォロワ回路であり、コモンデータ線１１２０の信
号をＶＢＥ（ベース・エミッタ間電圧）だけレベルシフ
トしてＮＰＮ１１２３　、１１２４のそれぞれのベース
に伝える。ＮＰＮ１１２３　、１１２４のエミッタは共
通接続され、ＮＭＯ５１１４１を介して電流源１１５１
に接続されている。ＮＰＮ１１２３　、１１２４のコレ
クタは抵抗１１３１．１１３２を介して電源ｖ１に接続
される。
ＮＰＮ１１２３　、１１２４、抵抗１１３１，１１３２
および電流源１１５１とは差動アンプを構成しており、
メモリセル１１００より読出した微小信号を所定の振幅
まで増幅する。同様に、１１５０は２ケの抵抗と２ケの
ＮＰＮからなる差動アンプ°を構成しておりＮＭＯ５１
１４２を介して定電流源１１５２に接続されている。
１１５０の２つの入力はＮＰＮ１１２３　、１１２４の
コレクタに接続されており、それらの信号を更に増幅し
て端子１１５１に所定の振幅の出力信号を得るものであ
る。
ここで、アンドゲート１１７１，１１７２の一方の入力
には前述した電流制御信号Ｖｇ（第８図参照）が接続さ
れているため、Ｖｇが１”レベルのとき、アンドゲート
１１７１，１１７２は選択的に開動され、ワード線ＷＬ
Ｉ、ＷＬ２を選択的に駆動する。一方、Ｖｇが“Ｏ”レ
ベルのとき、アンドゲート１１７１，１１７２を始めと
するワードドライバはすべてオフになる。したがって、
このときメモリセル１１００を始めとするすべてのメモ
リセルに流入する電流が遮断される。したがって、メモ
リアクセスしない状態での無駄な電力消費がカットされ
る。
同様に、ＮＭＯ５１１４１，１１４２のゲートには電流
制御信号Ｖｇが接続されていて、Ｖｇが゛′１″レベル
のときＮＭＯ５１１４１，１１４２はオン、ＶｇがＩＩ
　ＯＩ＋レベルのときオフになる。
したがって、メモリアクセスしない状態ではセンスアン
プの電流は流れないため、無駄な電力消費がカットされ
る。
ここで、電流制御信号ｖｇによる回路電流の変化は第７
図の７８に示すようになるため、電流切換えによる電源
、ＧＮＤのノイズを許容値に抑制できるばかりでなく、
メモリアクセスの開始時点には上記ノイズは消滅してい
るため高速な動作が可能となる。
なお、第１１図でスイッチ５Ｗ１１．８０を信号ΦＳＡ
側に切換えるとＮＭＯ５１１４１，１１４２がパルス的
に動作される。ΦＳＡ信号は前述したように（第６図Ｂ
参照）メモリアクセスステージｔ２．ｔｓの所定時間だ
け１”レベルになるパルス信号であり、本例の場合、メ
モリアクセス中の一定時間だけセンスアンプに電力を供
給することになり、低電力化を図ることができる。
次に、第１２図にデータキャッシュメモリ１１２の出力
ドライバ５５０（第５図参照）の回路電流制御の例を示
す。
図中、ＰＭＯ５１２１１のトレイン、ゲート、ソースは
それぞれＮＰＮ１２４１のベース、入力Ｖ　Ｉ　Ｎ　ｌ
電源■】に接続されている。ＮＭＯ３１２２１のドレイ
ン、ゲート。
ソースはそれぞれＮＰＮ］２４１のベース、入力Ｖ　ｒ
　ｓ　＋抵抗１２５１の一端に接続されてし）る。ＰＭ
Ｏ５１２２２のドレイン、ゲート、ソースはそれぞれＮ
ＭＯ５１２２］のドレイン、電流制御信号Ｖ　ｇ　、　
ＮＰＮ１２４１のベースに接続されている。また、抵抗
１２５１の両端にはコンデンサ１２６１が接続されてい
る。ダイオード１２３１のアノードとカソードはそれぞ
れＮＰＮ　１２４１のコレクタとベースに接続されてお
り。
ＮＰＮ１２４１のコレクタには電源■１が接続されてい
る。ＮＰＮ１２４１のエミッタは出力端子であり、出力
端子と電源ｖ２間には終端抵抗１２５２が接続されてい
る。
いま、電流制御信号Ｖｇが１”レベルのとき、ＰＭＯ３
１２２２はオフである。このとき、入力Ｖｌ〜がＩＩ　
Ｏ？＋レベルなら、ＰＭＯ５１２１１がオン、　ＮＭＯ
５１２２１がオフになる。したがって、この時、ＰＭＯ
５１２１１を介してＮＰＮ１２４１のベース電圧を立上
げ、出力ＶＯＵＴは“１″レベルになる。逆に、ＶＩＮ
が１′１′″レベルのとき、ＰＭＯ５１２１１がオフ、
　ＮＭＯ５１２２１がオンになり、　ＮＰＮ１２４１の
ベース電圧を引下げ、出力Ｖ　ＯＵＴはＬＬ　Ｏｕレベ
ルになる。
なお、ダイオード１２３１はＮＰＮ１２４１のベース電
位の低下を所定値に抑えるためのクランパーである。
また、抵抗１２５１は電流制限用、コンデンサ１２６１
はスピードアップ用である。
次にＶｇが“Ｏ′″レベルのとき、ＰＭＯ５１２２２は
オンになる。このとき、ＮＰＮ１２４１のベース電位は
入力ＶＩＮのレベルに関係なく引き下げられ、出力Ｖ　
ＯＵＴは“０”レベルになる。したがって、ＮＰＮ１２
４１のコレクタ電流はＶ　ＯＵＴは１１１”レベルのと
きよりも小さくなり低消費電力化が図れる。
したがって、前述したアドレスバッファ５１０゜デコー
ダ・ドライバ５２ｏ、メモリアレイ５３０゜センスアン
プ５４０の回路電流制御と同様な効果が得られる。
以上、前記第１の回路電流制御回路を用いた場合を例に
とり、データキャッシュメモリ１１２（第１図参照）の
各部における回路電流制御の例を示したが、回路電流制
御回路としては、前記第２の回路電流制御回路（第９図
参照）や他の回路電流制御回路を用いても良い。
以上、本実施例においては、アクセス予告信号を使った
メモリのアクセス方法による低電力化の例を中心に説明
したが、前述したように、例えば単一チップＭＰＵ内の
演算器やレジスタファイルなど命令語の解釈によって動
作が制御されるすべての機能回路において同様に適用す
ることができる。また、本実施例においては、回路電流
を動作実行ステージの前ステージに同期して立上げを開
始する例について、説明したが、これは、必ずしも同期
させる必要はなく、電流変化による電源や接地線のノイ
ズを所定の値に抑制できる時間分、実行ステージの開始
に先行して、立ち上げを開始すれば良い、この場合、前
記ＰＵＰ信号を、実行ステージの前ステージに同期して
ではなく所望のタイミングで有意信号とすれば良い。
以上、本実施例によれば、単一チップマイクロプロセッ
サに含まれるメモリ回路やその他の機能回路は実際の動
作に先立つアクセス予告信号により回路電流を動作開始
までに所定の割合で立上げた後、所定の動作を実行する
。このため、これらの機能回路は実際に動作する時だけ
回路性能上必要な電力を消費するため、単一チップマイ
クロプロセッサの低電力化に効果がある。
また低電力化した分だけ、新しい機能を付加することも
できるため、高機能化、高集積化にも効果がある。
また、各機能回路は所定の割合で回路電流を変化させら
れるため、電流変化による電源や接地線のノイズを所定
の値に抑制できる。このため、信頼性の高い回路動作を
実現できる効果がある。
さらにまた、本実施例を適用した各機能回路では実際の
動作を開始する時点で前記電源線や接地線のノイズが消
滅しているため、最良の電源状態で動作することができ
、回路の高速動作にも効果がある。
次に、本発明を５ｕｐｅｒ　５ｃａｌａｒ型のＲＩＳＣ
プロセッサに適用した場合を説明する。
５ｕｐｅｒ　５ｃａｌａｒ型のＲＩＳＣプロセッサとは
、主にレジスタファイルを共用する複数の演算ユニット
を設け、命令を簡単にしてパイプライン段数を少なくＬ
、かつ、１マシンサイクルに複数の命令を読み出Ｌ、複
数演算ユニットを制御するものである。つまり、１マシ
ンサイクルで複数の命令が同時に読み出され、実行され
るため、複数の演算ユニットが同時に動き、処理能力を
高めることができる。
第１３図は、第２の実施例で述べるプロセッサの命令−
覧である。これらの命令を大きく類別すると、基本命令
２分岐命令２０−ド・ストア命令。
システム制御命令に分けられる。なお、説明の都合上、
簡単のために、上記の如く命令数を制限しているが、こ
れは、本発明を制限するものではなく、さらに命令を増
やしてもよい。
第２の実施例の構成を示したのが、第１４図である。１
４００はメモリインタフェース、１４０１はデータキャ
ッシュ、１４０２はシーケンサ、　１４０３は命令キャ
ッシュ、１４０４は３２ビツトの第１命令レジスタ、１
４ｏ５は３２ビツトの第２命令レジスタ、１４０６は第
１命令用第１のデコーダ、１４０８は、第１命令用第２
のデコーダ、１４０９は、第２命令用第２のデコーダ、
１４０７は、第２命令用第１のデコーダ、１４１３は第
１．第２命令間の競合検出回路、１４１０は第１演算ユ
ニツト、１４１２は第２演算ユニツト、１４１１はレジ
スタファイルである。本実施例では、１マシンサイクル
の間に最大２つの命令が並列して読み出され実行される
。本実施例でのパイプライン処理の最も基本的な動作を
示したものが、第１５図である。
パイプラインはＩ　Ｆ　（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｆ
ｅｔｃｈ）、Ｄ（Ｄｅｃｏｄｅ）　、　Ｅ　Ｘ（Ｅｘｅ
ｃｕｔｉｏｎ）　、　Ｔ　（Ｔｅｓｔ）　、　Ｗ（ｗｒ
ｉｔｅ）の５段で構成される。
次いで、第１４図を用いて、動作を説明する。
ＩＦステージでは、シーケンサ１４０２内のプログラム
カウンタによって指される２つの命令が命令キャッシュ
１４０３より読み出され、バス１４１５゜１４１７を通
して、それぞれ第１命令レジスタ１４０４、第２命令レ
ジスタ１４０５にセットされる。
Ｄステージでは、第１命令レジスタ１４０４の内容が第
１デコーダ１４０６でデコードされ、また、第２命令レ
ジスタ１４０５の内容が第２デコ−ダ１４０７でデコー
ドされる。その結果、第１命令レジスタ１４０４の第１
ソースレジスタフイールドで指されるレジスタの内容が
バス１４２５を通して、第２ソースレジスタフイールド
で指されるレジスタの内容がバス１４２６を通して、第
１演算ユニツト１４１０へ送出される。また、第２命令
レジスタの第１ソースレジスタで指されるレジスタの内
容がバス１４２７を通して、第２ソースレジスタフイー
ルドで指されるレジスタの内容がバス１４２８を通して
、第２演算ユニツト１４１２に送出される。
次にＥＸステージの動作について説明する。
ＥＸステージでは、第１命令レジスタのオペコードの内
容に従って、第１演算ユニツト１４１０において、バス
１４２５．１４２６により送られてきたデータ間の演算
を行なう。並列して、第２命令レジスタ１４ｏ５のオペ
コードの内容に従って。
第２演算ユニツト１４１２において、バス１４２７゜１
４２８により送られてきたデータ間の演算を行う。ロー
ドストア命令はここでアドレス計算を行なう。
次にＴステージの動作について説明する。Ｔステージで
は、基本命令は、データを保持し続ける。
ロードストア命令は、このステージで、前のＥＸステー
ジで計算したアドレスをバス１４２９、又ババス１４３
１を通して出力されたアドレスをもとにデータキャッシ
ュ１４０１に対してメモリアクセスを実行する。なお、
ストア命令の時は、同時に格納すべきデータがバス１４
３７を通して出力される。
最後にＷステージの動作を説明する。Ｗステージでは、
第１演算ユニツト１４１０の演算結果が、バス１４２９
を通して、第１命令レジスタのディスティネーションフ
ィールドで指されるレジスタに格納される。また、第２
演算ユニツト１４１２の演算結果が、バス１４３１を通
して、第２命令レジスタのディスティネーションフィー
ルドで指されるレジスタに格納される。さらに、ロード
命令の時は、ロード命令内のディスティネーションフィ
ールドで指されるレジスタへ、バス１４３゜を通して、
格納される。
第１５図は、基本命令を連続して処理するフローを示し
たものである。１マシンサイクルに２命令ずつ処理され
る。また、この例では、第１演算ユニツトと第２演算ユ
ニツトは常に並列して動作している場合について描かれ
ている。
しかしながら、第１命令と第２命令との組み合せによっ
ては、両命令を同時に実行できないことがある。これを
競合と呼ぶ。
例えば、第１命令のディスティネーションレジスタフィ
ールドで指されるレジスタと、第２命令の第１ソースレ
ジスタフイールドで指されるレジスタ、又は、第２命令
の第２ソースレジスタフイールドＳ２で指されるレジス
タが一致する時である。
このような競合が発生した時、ハードウェアは第１命令
レジスタに入っている命令を１マシンサイクルかけて実
行Ｌ、続いて次の１マシンサイクルで第２命令レジスタ
を実行するように制御される。つまり、第１命令、第２
命令ともに、それぞれ１マシンサイクルかけて実行され
る。第１６図に、競合が入った場合のパイプラインを示
す。この例では、第１命令、第２命令共に加算命令であ
り、アドレス２の２命令について考えると第１命令はレ
ジスタＲ（１）　、レジスタＲ（２）の内容を加算して
、レジスタＲ（３）に格納するものであり、第２命令は
レジスタＲ（４）とレジスタＲ（３）の内容を加算して
、レジスタＲ（５）に格納するものである。ここで、第
１命令のディスティネーションレジスタＲ（３）と、第
２命令のソースレジスタＲ（３）が競合している。この
ような場合、第１６図に示す通り、１マシンサイクルご
とに、各命令を実行する。
つまり、ＰＣ２で第１命令を実行Ｌ、並行して行なわれ
る第２命令を無効化Ｌ、続いて１次のサイクルで第１命
令を無効化Ｌ、並行して行なわれる第２命令を実行する
ことで実現できる。なお、１サイクルずらした場合のデ
ィスティネーションとソースのぶつかりは従来からよく
知られているショートバスを使えばよい。
５ｕｐｅｒ　５ｃａｌａｒ型のＲＩＳＣプロセッサは、
第１４図で示した通り、演算ユニットを２つ持っており
、上記のような競合の時は、必ずどちらか１つの演算ユ
ニットしか使われない。残りの演算ユニットは、無意味
な処理をしている。
５ｕｐｅｒ　５ｃａｌａｒ型のＲＩＳＣプロセッサにお
いて、各種競合が見つけられた時に、使用される方の演
算ユニットを動作開始に先立って、検出し活性化するこ
とが重要である。この様子を第１４図で詳しく述べる。
ＩＦステージで、第１命令、第２命令が読み出された後
、Ｄステージで第１命令、第２命令の間の各種競合チエ
ツクが競合検出回路１４１３で行なわれる。
各種競合チエツク後、競合が生じていると認められると
、一方の演算ユニットだけで実行されるので、信号１４
３２．１４３３を通して、使用される演算ユニットを活
性化すればよい。
なお、競合が生じていない場合には、両方の演算器を活
性化する。活性化された演算ユニットは、１マシンサイ
クルの後半に、次のマシンザイルのだめの制御信号が活
性化を伝えてくれば、演算ユニットは、連続して活性化
される。また、活性化を伝えてこなければ、そのマシン
サイクル終了後、演算器は、不活性化される。
競合が生じた場合について、詳しく記述する。
第１．第２命令の競合検出回路が競合を検出すると、初
めに第１命令を実行するため、第１演算ユニツトは、１
４３３を経由して、制御信号１４３５より活性化を伝え
られ、活性化される。同時刻、第２演算ユニツトは、制
御信号１４３２を経由して、制御信号１４３６より活性
化しないことが伝えられる。このため、第２演算ユニツ
トは、不活性のまま、つまり、低消費電力のままである
。
この時、信号１４３４は、競合が検出されたことをシー
ケンサ１４０２に伝えるものである。
次のサイクルで、第２命令を実行するため、第１演算ユ
ニツトは、１４３３を経由して、制御信号１４３５より
、活性化しないことが伝えられる。
このため、第１演算ユニツトは、不活性になる。
同時刻、第２演算ユニツトは、制御信号１４３２を経由
して制御信号１４３６より、活性化することが伝えられ
る。
以上、本実施例のように、２命令向時処理において、各
種競合が見つけられた時に、使用される方の演算ユニッ
トを動作開始に先行って、検出し活性化することにより
、活性化されない演算ユニットは、電力の消費を抑える
ことが可能であり、全体の消費電力を抑える効果がある
。
第１７図〜第１９図は、第１４図の第１演算ユニット１
４１０．第２演算ユニット１４１２．レジスタファイル
１４１１を抜き出したものであり、接続関係は省略して
書いである。
第１７図は、第１，２演算ユニツトにすくなくとも１つ
以上差動入力を利用した回路、例えばＥＣＬ回路で構成
したものを示している。このような演算ユニットで構成
した５ｕｐｅｒ　５ｃａｌａｒ型のマイクロプロセッサ
において、競合が検出された時、１マシンサイクルずつ
実行されるため、実際に使用する第１又は第２演算ユニ
ツトは、信号線１４３５又は１４３６によって、活性化
され予め目的の動作をするために定められた値の電流を
電流源より流し実行されるが、残りの活性化されなかっ
た演算器は電流源の流す電流を小さくするか流さない状
態のままであるため、電力を消費しない。
第１８図、第１９図、第２０図は、第１，２演算ユニツ
トにすくなくとも１つ以上のバイポーラトランジスタの
ベース・エミッタ間で論理をとる回路、例えば、ＥＣＬ
回路、　ＢｉＣＭＯ５回路で構成したものを示している
。なお、この回路構成そのものは、特開昭６０−１７５
１６７号公報に詳しく記述されている。この回路は、バ
イポーラトランジスタがＯＮしていると、直流電流が流
れ、電力カス増える欠点を持つ。このため、競合などが
生じた時使用していない演算ユニットの電力を消費させ
ないことは有効である。制御方法は、第１７図で説明し
たものと同様である。
第１８図と第１９図の違いは、電力を削減する方法が異
なる点である。第１８図は、バイポーラトランジスタの
コレクタ側とＶｃｃの間にＰチャネルＭＯ３）−ランジ
スタが挿入されており、二のＰチャネルＭＯＳトランジ
スタをＯＮさせた時、動作状態になり、ＯＦＦさせた時
、不活性状態となる。
第１９図は、回路としては、動作状態にあるが、信号１
４３５又は１４３６がＯＮになると、強制的にバイポー
ラトランジスタをＯＦＦさせ、バイポーラトランジスタ
のコレクターエミッタ間電流を流さなくさせる。これは
、強制的に直流電流をカットさせたことを意味しており
、これにより消費電力を削減できる。
第２０図は、第１４図の第１演算ユニツト１４１０゜第
２演算ユニット１４１２．レジスタファイル１４１１、
さらにそれらのタイミングをとるクロック分配系を抜き
出したものである。第２０図の分配系で注目すべき点は
、分配系内のクロックトライバＡである。
クロックトライバＡは、それぞれ第１演算ユニット１４
１０．レジスタファイル１４１１．第２演算ユニツト１
４１２だけに独立にクロックを供絡している。このよう
な分配系を含む演算ユニットで構成された５ｕｐｅｒ　
５ｃａｌａｒ型のマイクロプロセッサにおいて、競合が
検出された時、１マシンサイクルごとに実行されるが、
実際に使用しない第１又は第２演算ユニツトは、信号１
１４３５又は、１４３６によって、クロック分配系の特
定エリアへのクロックを止めるように制御する。これに
より、各ブロックに供終するクロック分配系以下の論理
が固定される。つまり、２つある演算ユニット内のどち
らか一方の演算ユニットは、クロックが供絡されており
、動作しているが、残りの一方の演算ユニットは、クロ
ックの供給が行なわれなｔｌ。
ＣＭＯＳ回路やＢｉＣＭＯ５基本回路は、コンプリメン
タリな特性を持ち、通常の消費電力はきわめて小さいが
、入力データが変化する過渡期に電力を消費する。クロ
ックの供給が止められることは。
論理が固定され、変化しないことを意味する。このため
、消費電力が削減できる効果があり、第２０図の制御方
法は、ＣＭＯＳ回路やＢｉＣＭＯ５基本回路を含む演算
ユニットで構成されたものに有効である。
以上、第１７図〜第２０図までで述べたように、演算ユ
ニットを構成する回路形式に対応して、不活性時の消費
電力を削減することが可能である。
なお、第１７図〜第１８図の回路形式の組み合せによる
演算ユニットの構成においてもそれぞれに対応して消費
電力を削減できることは明白である。
本実施例では、レジスタ間の競合について述べたが、そ
の他の競合として、命令同志の組み合せにより同時処理
できないもの、（例えば、ロード命令とロード命令の組
み合せなど）が挙げられる。
その例として、第２１図にその組み合せを示す。
しかしながら、その組み合せは、ハードウェア上のイン
プリメンテーションで決まるもので本発明とは直接関係
ない。つまり、第２１図でその組み合せに一つ以上の組
み合せに制約があった時、命令の組み合せによる競合が
成立したことになる。
更に、第１４図に戻って、競合検出回路１４１３及び、
デコーダ１４０６，１４０８，１４０９゜１４ｏ７の他
の動作につき、第３の実施例とじて説明する。
先に述へた例は、各種競合が見つけられた時に、使用さ
れる方の演算ユニットの動作開始に先立って、検出し活
性化したが、水弟３の実施例は、各種競合が見つけられ
た時、使用されない方の演算ユニットを動作開始に先立
って、検出Ｌ、不活性化するものである。この様子を第
１４図を用いて同様に詳しく述べる。ＩＦステージで、
第１命令。
第２命令が読み出された後、Ｄステージで、第１命令、
第２命令の間の各種競合チエツクが第１命令、第２命令
間の競合検出回路１４１３で行なわれる。各種競合チエ
ツク後、競合が生じていることが認められると、一方の
演算ユニットだけで実行されるので、信号１４３２．１
４３３を通して残りの演算ユニットを不活性化すればよ
い。つまり第１．第２命令間の競合検出回路が競合を検
出すると、初めに、第１命令を実行するが、第２命令は
信号１４３２によって第２命令用第１デコーダを無効化
Ｌ、第２演算ユニツトを制御信号１４３６を通して不活
性化させる。この時信号１４３４は２競合が検出された
ことをシーケンサ１４０２に６えるものである。次のサ
イクルで、競合検出同周の出力１４３３により、第１命
令用第１デコータを無効化Ｌ、第１演算ユニツトを制御
信号１４３５各通して不活性化させる。これと並行して
、第２偉令は実行される。なお、不活性化された演算ユ
ニットは、１マシンサイクル内の後半で再び活性化する
ように制御することで、続く命令の実行は可能となる。
以上、本実施例のように、２命令同時処理において、同
時に実行する可能性のある２命令間に競合があるか否か
を検出Ｌ、競合がある場合に、使用しない演算ユニット
を不活性化することにより全体の消費電力を抑える効果
がある。
第１７図〜第１９図は、第１４図の第１演算ユニット１
４１０．第２演算ユニット１４１２．レジスタファイル
１４１１を抜き比したものであり接続関係は省略して書
いである。各演算ユニットへの低消電力の仕方は先の第
２の実行例と同様である。
このような演算ユニットで構成した５ｕｐｅｒＳｃａｌ
ａｒ型のマイクロプロセッサにおいて、競合が検出され
た時、１マシンサイクルずつ実行されるが、実際に使用
しない第１又は第２演算ユニツトは、信号線１４３５又
は１４３６によって、使用しない方の消費電力を削減す
る。この時、実際に使用されている第１又は第２演算ユ
ニツトは、定め目的の動作をするために設けられた値の
電流を電流源より流し統ける。つまり、どちらか一方は
、所定の電流が流れ続け、残りの一方が消費電力を削減
するように制御する。
なお、第２の実施例と同様に、第１７図〜第１８図の回
路形式の組み合せによる演算ユニットの構成においても
それぞれに対応して消費電力を削減できることは明白で
ある。
本実施例では、レジスタ間の競合について述べたが、そ
の他の競合として、先の第２の実施例の中でも説明した
ように命令同志の組み合せにより同時処理できないもの
、（例えば、ロード命令とロード命令の組み合せなど）
が挙げられる。第２１図はその組み合せの例を示す。し
がしながら、その組み合せは、ハードウェア上のインプ
リメンテーションで決まるもので本発明とは直接関係な
いのは、先の第２の実施例でも述べた通りであり、第２
１図でその組み合せに一つ以上の組み合せに制約があっ
た時、命令の組み合せによる競合が成立したことになる
。
さらに、本実施例では、基本命令の組み合せについて述
べたが、分岐、命令、ロード命令のすぐ次の命令でロー
ドしたデータを使用する（これをロードユースと呼ぶ）
時にも、演算ユニットは、無意味な処理をする場合があ
る。この場合も本発明は有効である９第２２図は、分岐
命令の時を示すものであり、第２３図は、ロードユース
の時である。なお、これらの動作は、容易に類推可能で
あるため省略する。
さらに、ＮＯＰ命令、システム制御命令など、演算ユニ
ットを実際に操作しない命令が検出された時、検出され
た側の演算ユニットを不活性することも可能である。
第１４図において、第１命令用第２デコーダ１４０８、
第２命令用第２デコーダ１４０９は。
それぞれの命令が演算ユニットを実際に操作するかどう
かを命令をデコードすることで検出する回路である。
第１命令用第２デコーダ１４ｏ８で検出すると信号線１
４３５を通して第１演算ユニツト１４１０を不活性化Ｌ
、さらに第２命令用第２デコーダ１４ｏ９で検出すると
、信号４１１４３６を通して、第２演算ユニツト１４１
２を不活性化する。これによって、演算ユニットの消費
電力は削減できる効果がある。
さらに１本実施例では、２命令の５ｕｐｅｒ　５ｃａｌ
ａｒ型のマイクロプロセッサについて述べたが５ｕｐｅ
ｒＳｃａｌａｒ型の別の制御方式においても有効であり
、さらに２命令に限るものではなく、複数命令の同時処
理機能を持つプロセッサに有効である。また、ＲＩ　Ｓ
Ｃプロセッサに限定されることなく、Ｃｌ５Ｃプロセツ
サに適用できることは言うまでもない。
なお、以上、本実施例においては、単一チップマイクロ
プロセッサを例にとり説明したが、他の１チツプＬＳＩ
等の半導体集積回路装置等においても、その各機能回路
ブロックの動作開始を予知し機能回路ブロックの回路電
流を制御することにより同様の効果を得ることができる
。この場合、その動作開始の予知方法、および、回路電
流制御のタイミングは適用する装置の構成、用途に従う
が、動作開始に先立ち、動作開始を予知Ｌ、電流切り替
え等に起因する誤動作が生じないよう動作開始に一定時
間先行して機能回路ブロックを活性化することにより、
低消費電力化と正常動作を確保Ｌ、ひいては装置の高速
化を図るという本実施例の本質に何ら異なるものではな
い。
なお、さらに本実施例は半導体集積回路のみならず、一
般の電子回路においても、同様に実現可能である。
〔発明の効果〕
以上のように、本発明によれば、機能回路ブロックの低
消費電力化と高速化が可能な半導体集積回路装置、特に
、キャッシュメモリ等のオンチップメモリを有するマイ
クロプロセッサを提供することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るマイクロプロセッ
サの構成を示すブロック図、第２図はマイクロプロセッ
サの命令実行ステージを示す説明図、第３図はマイクロ
プロセッサの動作タイミングを示すタイミングチャート
、第４図はアクセス予告信号発生回路の構成を示すブロ
ック図およびその動作を示すタイミングチャート、第５
図はキャッシュメモリの構成を示すブロック図、第６図
は電流制御信号発生回路を示す回路図およびその動作を
示すタイミングチャート、第７図はアクセス予告信号と
電源電流の関係を示すタイムチャート、第８図は電流制
御信号発生回路の構成を示すブロック図およびその動作
を示すタイミングチャート、第９図は電流制御信号発生
回路を示すブロック図およびその動作を示すタイミング
チャート、第１０図はアドレスバッファの構成を示す回
路図、第１１図はメモリセル周辺回路を示すブロック図
、第１２図は出力ドライド回路を示す回路図、第１３図
は命令−覧を示す図、第１４図は第２の実施例に係るマ
イクロプロセッサの構成を示すブロック図、第１５図は
第２の実施例で示されたマイクロプロセッサの命令実行
ステージを示す説明図、第１６図は各種競合が行った時
のマイクロプロセッサの命令実行ステージを示す説明図
、第１７図〜第２０図は演算ユニット内の回路図、第２
１図は２命令間時処理における命令同士の組み合せルー
ルを示す説明図、第２２図は分岐命令の命令実行ステー
ジを示す説明図、第２３図はロードユース時の命令実行
ステージを示す説明図、第２４図。 第１３図は回路電流の変化とノイズ電圧の関係を示す説
明図である。 １０１・・・プログラムカウンタ、１０２・・・メモリ
アドレスカウンタ、１０３・・・命令キャッシュメモリ
、１０４・・・命令データレジスタ、１１１・・・メモ
リアドレスレジスタ、１１２・・・データキャッシュメ
モリ、１１３・・・メモリデータレジスタ、１２０・・
・第１の命令デコーダ、１３０・・・第２の命令デコー
ダ。 １４０・・演算器、１５０・・・レジスタファイル、１
６０・・・入出力制御回路、４１０・・・メモリアクセ
ス予知回路、５７ｏ・・・電流制御信号発生回路、９４
０・・・機能回路、１１００・・・メモリセル、１１５
゜第 図 １６０・・・入出力側−回路 第 図 命令１ ＥＸ ＯＡＤ ＴＯＲＥ ＡＣ ＣＡ 命令２ Ｆ・・命令フェッチ Ｄ　・・・命令デコード ＥＸ・・命令實行 Ｗ・・・レジスタ書込み ＡＣ・・・アドレス計算 ＣＡ・・・キャッシュアクセス 図 ４１０・・・メモリアクセス予知回路 ４２０・・フリップフロップ ４３０・・・インバータ 第 図 ５１０・・アドレスバッファ ５２０・・デコーダ・ドライバ ５３０　メモリアレイ ５４０・　セノス７ンブ ５５０・　出力ドライバ ５６０・・書込み制−回路 ５７０　　・電流側−信号発生回路 （Ｂ） 第 図 時間（１） 第 図 第 図 ８４０・・・・・・・・・・・・・・・機能ｇｅｍ第 図 第１０図 １０１１〜１０１４ １０２１　．１０２２ １０３１〜１０３３ １０４１〜１０４３ ・・・ＮＰＮ　トランジスタ ・・・抵抗 ・・・ＮＭＯ５ ・・・定電流源 第 図 １１４１．１１４２・・ＮＭＯ３ 第 図 １２１１．１２２２・・・ＰＭＯ５ １２２１・・・・・・・・・・ＮＭＯＳ１２３１　・・
・・・・・・・・ダイオード１２４１・・・・・・・・
・・・・ＮＰＮ　トランジスタ１２５１．１２５２・・
・抵抗 １２６１・・・・・・・・・・・・コンデンサ第 図 ＥＸ ■ ＤＤ ＥＸ ■ ＤＤ ＥＸ ＤＤ ＤＤ Ｆ　　　　　Ｄ　　　　　ＥＸ １Ｆ・・インストラクションフェッチ Ｄ・・・デコード ＥＸ・・・演算 ■・・・ＴＥＳＴ又は、データキャッシュアクセスＷ・
・・レジスタ書き込み 第 図 Ｘ　無効化 第 図 第 図 第 図 第 図 クロック分配系 第 図 競合 ２命令間時処理可能 第 図 Ｆ Ｘ 無効化部・・・・不活性化 無効化以外　・活性化 第 図 無効化以外・・・活性化 第 図 （Ｂ）

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つの機能回路ブロックを備えた電子回
    路において、前記各機能回路ブロックの動作開始を動作
    開始に先立つて、検出し、動作開始を検出した機能回路
    ブロックを動作開始に先行して活性化し、動作終了後に
    不活性化することを特徴とする消費電力制御方法。 ２、メモリと、メモリアクセスに関連した情報に基づい
    て、メモリアクセスに先立つてメモリアクセスを検出す
    る検出手段と、検出手段がメモリアクセスを検出した場
    合に、メモリアクセスに先行して、メモリを活性化する
    手段とを有することを特徴とする半導体集積回路装置。 ３、メモリと、命令を解釈し、その実行を指示する第１
    の命令デコーダと、メモリへのアクセスの発生をアクセ
    ス動作開始以前に検出してアクセス予告信号を発生する
    第２の命令デコーダと、予告信号を用いてメモリを先行
    活性化する活性化手段と、を有することを特徴とするマ
    イクロプロセッサ。 ４、請求項３記載のマイクロプロセッサであつて、アク
    セス予告信号をメモリアクセスの実行ステージより少な
    くとも１ステージ前のステージで発生させる前記第２の
    命令デコーダと、アクセス予告信号の発生時刻からメモ
    リアクセス実行ステージの開始時刻までにメモリ回路の
    動作電流を、所定の動作電流値より小さい電流値から、
    所定の動作電流値まで所定の変化率で増加させる前記活
    性化手段とを有することを特徴とするマイクロプロセッ
    サ。 ５、少なくとも１つの機能回路ブロックと、命令を解釈
    し、その実行を前記各機能回路ブロックに指示する第１
    の命令デコーダと、各機能回路ブロックの実行を実行開
    始以前に検出して、実行を検出した機能回路ブロックに
    動作予告信号を発生する第２の命令デコーダと、予告信
    号を用いて該当する機能回路ブロックを、その実行に先
    行して活性化する活性化手段と、を有することを特徴と
    するマイクロプロセッサ。 ６、請求項２記載の半導体集積回路装置であつて、前記
    メモリはクロック同期式メモリであり、かつ、該半導体
    集積回路装置のシステムクロック信号と前記アクセス予
    告信号とからメモリ動作用メモリクロック信号を生成す
    る手段を有することを特徴とする半導体集積回路装置。 ７、請求項２または６記載の半導体集積回路装置であつ
    て、 該半導体集積回路装置のシステムクロック信号と前記ア
    クセス予告信号とからメモリのセンスアンプ回路活性化
    パルスを生成する手段と、センスアンプ回路は該活性化
    パルスにより活性化される前記メモリを有することを特
    徴とする半導体集積回路装置。 ８、電源系インダクタンスＬ、許容電源ノイズｖ＿ｎ、
    回路電流の切換え幅ΔＩの機能回路ブロックと、該機能
    回路ブロックを、その動作開始に時間Ｔ先行して活性化
    する動作開始予告信号を発生する手段を有し、かつ、 前記、Ｔ、Ｌ、ｖ＿ｎおよびΔＩは、 Ｔ≧Ｌ（ΔＩ／ｖ＿ｎ） の関係を満たすことを特徴とする半導体集積回路装置。 ９、動作の開始を予告する予告信号を受信し、該予告信
    号受信時より所定の時間をかけて回路電流を所定の値ま
    で増加することにより低電力消費モードより動作モード
    に移行し、動作の実行が終了後、所定の時間をかけて回
    路電流を低電力消費モード電流まで減少し、低電力消費
    モードに移行する機能を有することを特徴とする機能回
    路ブロック。 １０、アクセスを予告するアクセス予告信号により活性
    化し、アドレス信号とリード・ライト制御信号とデータ
    入出力信号とに基づいて、所定のメモリ動作を実行する
    事を特徴とするメモリ。 １１、請求項２、６、７もしくは８記載の半導体集積回
    路装置と、請求項３、４もしくは５記載のマイクロプロ
    セッサと、請求項９記載の機能回路ブロックと、請求項
    １０記載のメモリと、のうち、少なくとも１つを有する
    ことを特徴とする情報処理装置。 １２、ｎ個（ｎ≧２）の命令を同時に読み出してデコー
    ドし、ｎ個の演算回路を用いて同時に演算を実行するマ
    イクロプロセッサにおいて、前記各演算回路を操作する
    命令を先行検出する検出手段と、検出手段により検出さ
    れた命令に対応した演算回路を１つ以上演算実行に先立
    つて活性化し、演算終了後に、活性化された演算回路を
    不活性化する手段を有することを特徴とするマイクロプ
    ロセッサ。 １３、ｎ個（ｎ≧２）の命令を同時に読み出してデコー
    ドし、ｎ個の演算回路を用いて同じに演算を実行し、同
    時に実行する命令間で各種の競合状態が生じることを検
    出する手段を備え、その際、同時に読み出された命令内
    の競合以前の命令を実行した後に、同時に実行読み出さ
    れた命令内の競合を含むその後の命令を実行する手段を
    有するマイクロプロセッサにおいて、前記競合状態の時
    、同時に読み出された命令内の競合以前の命令内で、前
    記各演算回路を操作する命令をそれぞれ先行検出する手
    段と、検出手段により検出された命令に対応した演算回
    路を１つ以上演算実行に先立て活性化し、演算終了後に
    、活性化された演算回路を不活性化する手段を有するこ
    とを特徴とするマイクロプロセッサ。 １４、ｎ個（ｎ≧２）の命令を同時に読み出しデコード
    し、ｎ個の演算回路を用いて同じに演算を実行し、同時
    に実行する命令間で各種の競合状態が生じていることを
    検出する手段を備え、その際、同時に読み出された命令
    内の競合以前の命令を実行した後に、同時に読み出され
    た命令内の競合を含むその後の命令を実行する手段を有
    するマイクロプロセッサにおいて、前記競合状態の時、
    同時に読み出された命令内の競合を含むその後の命令内
    で、前記各演算回路を操作する命令をそれぞれ先行検出
    する手段と、検出手段により検出された命令に対応した
    演算回路を１つ以上演算実行に先立つて活性化し、演算
    終了後に、活性化された演算回路を不活性化する手段を
    有することを特徴とするマイクロプロセッサ。 １５、請求項１３若しくは１４のマイクロプロセッサの
    うち、少なくとも１つを有することを特徴とする情報処
    理装置。 １６、ｎ個（ｎ≧２）の命令を同時に読み出してデコー
    ドし、ｎ個の演算回路を用いて同時に演算を実行するマ
    イクロプロセッサにおいて、前記各演算回路を操作する
    命令を先行検出する検出手段と、検出手段により検出さ
    れない命令に対応した演算回路を１つ以上不活性化し、
    演算終了前に、不活性化された演算回路を活性化する手
    段を有することを特徴とするマイクロプロセッサ。 １７、ｎ個（ｎ≧２）の命令を同時に読み出して同時に
    デコードし、ｎ個の演算回路を用いて同時に演算を実行
    し、同時に実行する命令間で各種の競合状態が生じるこ
    とを検出する手段を備え、その際、同時に読み出された
    命令内の競合以前の命令を実行した後に、同時に実行読
    み出された命令内の競合を含むその後の命令を実行する
    手段を有するマイクロプロセッサにおいて、前記競合状
    態の時、同時に読み出された命令内の競合以前の命令内
    で、前記各演算回路を操作する命令をそれぞれ先行検出
    する手段と、検出手段により検出されない命令および、
    同時に読み出された命令内の競合を含むその後の命令に
    対応した演算回路を１つ以上不活性化し、演算終了前に
    、不活性化された演算回路を活性化する手段を有するこ
    とを特徴とするマイクロプロセッサ。 １８、ｎ個（ｎ≧２）の命令を同時に読み出して、同時
    にデコードし、ｎ個の演算回路を用いて同時に演算を実
    行し、同時に実行する命令間で各種の競合状態が生じて
    いることを検出する手段を備え、その際、同時に読み出
    された命令内の競合以前の命令を実行した後に、同時に
    読み出された命令内の競合を含むその後の命令を実行す
    る手段を有するマイクロプロセッサにおいて、前記競合
    状態の時、同時に読み出された命令内の競合を含むその
    後の命令内で、演算回路を操作する命令をそれぞれ先行
    検出する手段と、検出手段により検出されない命令およ
    び同時に読み出された命令内の競合以前の命令に対応し
    た演算回路を１つ以上不活性化し、演算終了前に、不活
    性化された演算回路を活性化する手段を有することを特
    徴とするマイクロプロセッサ。 １９、請求項第１６、１７若しくは１８記載のマイクロ
    プロセッサにおいて、演算回路を操作する命令を検出す
    る検出手段が、ＮＯＰ命令の時は、検出しないことを特
    徴とするマイクロプロセッサ。 ２０、請求項第１６、１７、１８若しくは１９記載のマ
    イクロプロセッサのうち、少なくとも１つを有すること
    を特徴とする情報処理装置。
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DE4042674A DE4042674B4 (de) 1989-12-15 1990-12-17 Verfahren zur Durchführung arithmetischer Operationen bei paralleler Ausführung mehrerer Befehle und integrierte Halbleiterschaltungsanordnung zur Durchführung des Verfahrens
DE4040382A DE4040382C2 (de) 1989-12-15 1990-12-17 Integrierte Halbleiterschaltungsanordnung mit niederer Leistungsaufnahme und Verfahren zu ihrem Betrieb
US08/136,990 US5457790A (en) 1989-12-15 1993-10-18 Low power consumption semiconductor integrated circuit device and microprocessor
US08/462,662 US5734913A (en) 1989-12-15 1995-06-05 Low power consumption semiconductor integrated circuit device and microprocessor
US08/966,972 US6088808A (en) 1989-12-15 1997-11-10 Low power consumption semiconductor integrated circuit device and microprocessor
US10/067,287 US6671815B2 (en) 1989-12-15 2002-02-07 Low power consumption semiconductor integrated circuit device and microprocessor

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785761B2 (en) 1992-03-31 2004-08-31 Seiko Epson Corporation Selective power-down for high performance CPU/system
WO2007089014A1 (ja) * 2006-02-03 2007-08-09 National University Corporation Kobe University デジタルｖｌｓｉ回路およびそれを組み込んだ画像処理システム
JP2007304909A (ja) * 2006-05-12 2007-11-22 Mitsubishi Electric Corp 電気機器
JP2008186854A (ja) * 2007-01-26 2008-08-14 Canon Inc 半導体集積回路
JP2011134288A (ja) * 2009-01-19 2011-07-07 Fujitsu Ltd コード生成装置及びコード生成方法
JP2014160455A (ja) * 2013-01-24 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04143819A (ja) * 1989-12-15 1992-05-18 Hitachi Ltd 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ
JP3034362B2 (ja) * 1990-11-22 2000-04-17 株式会社日立製作所 周辺制御装置およびｓｃｓｉバス制御装置
US6343363B1 (en) 1994-09-22 2002-01-29 National Semiconductor Corporation Method of invoking a low power mode in a computer system using a halt instruction
US5666537A (en) * 1994-08-12 1997-09-09 Intel Corporation Power down scheme for idle processor components
AU3313795A (en) * 1994-10-14 1996-04-26 Compaq Computer Corporation Circuit for placing a cache memory into low power mode in response to special bus cycles
US5687382A (en) * 1995-06-07 1997-11-11 Hitachi America, Ltd. High speed, reduced power memory system implemented according to access frequency
US5901322A (en) * 1995-06-22 1999-05-04 National Semiconductor Corporation Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache
JP3520611B2 (ja) * 1995-07-06 2004-04-19 株式会社日立製作所 プロセッサの制御方法
US5860125A (en) * 1995-11-08 1999-01-12 Advanced Micro Devices, Inc. Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset
US5808883A (en) * 1996-02-15 1998-09-15 Harris Corporation DC-to-DC converter having charge pump and associated methods
US5821740A (en) * 1996-02-15 1998-10-13 Harris Corporation DC-to-DC converter having fast over-current detection and associated methods
US5793193A (en) * 1996-02-15 1998-08-11 Harris Corporation DC-to-DC converter having enhanced control features and associated methods
US5907562A (en) * 1996-07-31 1999-05-25 Nokia Mobile Phones Limited Testable integrated circuit with reduced power dissipation
US5926640A (en) * 1996-11-01 1999-07-20 Digital Equipment Corporation Skipping clock interrupts during system inactivity to reduce power consumption
US8225003B2 (en) 1996-11-29 2012-07-17 Ellis Iii Frampton E Computers and microchips with a portion protected by an internal hardware firewall
US6167428A (en) * 1996-11-29 2000-12-26 Ellis; Frampton E. Personal computer microprocessor firewalls for internet distributed processing
US7634529B2 (en) 1996-11-29 2009-12-15 Ellis Iii Frampton E Personal and server computers having microchips with multiple processing units and internal firewalls
US6725250B1 (en) 1996-11-29 2004-04-20 Ellis, Iii Frampton E. Global network computers
US7805756B2 (en) * 1996-11-29 2010-09-28 Frampton E Ellis Microchips with inner firewalls, faraday cages, and/or photovoltaic cells
US7506020B2 (en) 1996-11-29 2009-03-17 Frampton E Ellis Global network computers
US7926097B2 (en) 1996-11-29 2011-04-12 Ellis Iii Frampton E Computer or microchip protected from the internet by internal hardware
US8312529B2 (en) 1996-11-29 2012-11-13 Ellis Frampton E Global network computers
US20050180095A1 (en) * 1996-11-29 2005-08-18 Ellis Frampton E. Global network computers
US7024449B1 (en) * 1996-11-29 2006-04-04 Ellis Iii Frampton E Global network computers
GB2323188B (en) 1997-03-14 2002-02-06 Nokia Mobile Phones Ltd Enabling and disabling clocking signals to elements
US6230278B1 (en) * 1997-05-02 2001-05-08 Texas Instruments Incorporated Microprocessor with functional units that can be selectively coupled
JP3790607B2 (ja) 1997-06-16 2006-06-28 松下電器産業株式会社 Ｖｌｉｗプロセッサ
WO1999019874A1 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Power control system for synchronous memory device
US5835435A (en) * 1997-12-02 1998-11-10 Intel Corporation Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6026479A (en) * 1998-04-22 2000-02-15 Hewlett-Packard Company Apparatus and method for efficient switching of CPU mode between regions of high instruction level parallism and low instruction level parallism in computer programs
JP2000112585A (ja) * 1998-10-02 2000-04-21 Toshiba Corp システムｌｓｉ及びパワーマネジメント方法
US20020124195A1 (en) * 1998-11-04 2002-09-05 Puthiya K. Nizar Method and apparatus for power management in a memory subsystem
US6141283A (en) * 1999-04-01 2000-10-31 Intel Corporation Method and apparatus for dynamically placing portions of a memory in a reduced power consumption state
US6745336B1 (en) * 1999-05-20 2004-06-01 Princeton University System and method of operand value based processor optimization by detecting a condition of pre-determined number of bits and selectively disabling pre-determined bit-fields by clock gating
JP2000347761A (ja) * 1999-06-02 2000-12-15 Alps Electric Co Ltd 制御回路
US6668299B1 (en) 1999-09-08 2003-12-23 Mellanox Technologies Ltd. Software interface between a parallel bus and a packet network
EP1160662A1 (en) 2000-03-10 2001-12-05 Texas Instruments France Processor with pointer tracking to eliminate redundant memory fetches
US6636976B1 (en) 2000-06-30 2003-10-21 Intel Corporation Mechanism to control di/dt for a microprocessor
JP4606567B2 (ja) * 2000-11-02 2011-01-05 ルネサスエレクトロニクス株式会社 半導体集積装置
JP3877518B2 (ja) * 2000-12-13 2007-02-07 松下電器産業株式会社 プロセッサの電力制御装置
US20020108064A1 (en) * 2001-02-07 2002-08-08 Patrick Nunally System and method for optimizing power/performance in network-centric microprocessor-controlled devices
US20020112193A1 (en) * 2001-02-09 2002-08-15 International Business Machines Corporation Power control of a processor using hardware structures controlled by a compiler with an accumulated instruction profile
US7107471B2 (en) 2001-03-21 2006-09-12 Apple Computer, Inc. Method and apparatus for saving power in pipelined processors
FR2823364B1 (fr) * 2001-04-05 2003-06-27 St Microelectronics Sa Dispositif et procede de protection partielle en lecture d'une memoire non volatile
US6820169B2 (en) * 2001-09-25 2004-11-16 Intel Corporation Memory control with lookahead power management
FI20011947A (fi) * 2001-10-05 2003-04-06 Nokia Corp Menetelmä suorittimen toiminnan ohjaamiseksi ja suoritin
JP4076762B2 (ja) * 2001-11-29 2008-04-16 東京エレクトロン株式会社 半導体ウエハ処理装置
JP2003296296A (ja) * 2002-01-30 2003-10-17 Oki Electric Ind Co Ltd マイクロコントローラ
US6842831B2 (en) * 2002-04-25 2005-01-11 Intel Corporation Low latency buffer control system and method
JP2003338200A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体集積回路装置
US7134028B2 (en) * 2003-05-01 2006-11-07 International Business Machines Corporation Processor with low overhead predictive supply voltage gating for leakage power reduction
US6930534B1 (en) * 2003-05-16 2005-08-16 Transmeta Corporation Temperature compensated integrated circuits
US7457971B2 (en) * 2003-05-27 2008-11-25 Nxp B.V. Monitoring and controlling power consumption in a sequential logic circuit
US7328400B2 (en) * 2003-12-01 2008-02-05 International Business Machines Corporation Table column spanning
JP4421390B2 (ja) * 2004-06-21 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7562234B2 (en) * 2005-08-25 2009-07-14 Apple Inc. Methods and apparatuses for dynamic power control
JP2007272573A (ja) * 2006-03-31 2007-10-18 Hitachi Ltd 低消費電力化メモリ管理方法及びメモリ管理プログラム
KR20070101998A (ko) * 2006-04-13 2007-10-18 한국과학기술원 마이크로 컨트롤러의 프로그램 카운터 및 그 제어방법
US7882380B2 (en) 2006-04-20 2011-02-01 Nvidia Corporation Work based clock management for display sub-system
US7937606B1 (en) 2006-05-18 2011-05-03 Nvidia Corporation Shadow unit for shadowing circuit status
JP4209906B2 (ja) * 2006-08-02 2009-01-14 株式会社日立製作所 低消費電力メモリ管理方法及びその方法を用いた計算機
US7961872B2 (en) * 2006-12-04 2011-06-14 Lsi Corporation Flexible hardware architecture for ECC/HECC based cryptography
US8125796B2 (en) 2007-11-21 2012-02-28 Frampton E. Ellis Devices with faraday cages and internal flexibility sipes
KR20090085944A (ko) * 2008-02-05 2009-08-10 삼성전자주식회사 전력 소모를 감소시킨 프로세서 및 반도체 장치
JP5057350B2 (ja) * 2008-02-27 2012-10-24 パナソニック株式会社 半導体集積回路、およびこれを備えた各種装置
US9560994B2 (en) 2008-03-26 2017-02-07 Covidien Lp Pulse oximeter with adaptive power conservation
US8255726B2 (en) * 2008-07-18 2012-08-28 International Business Machines Corporation Zero indication forwarding for floating point unit power reduction
US20100064118A1 (en) * 2008-09-10 2010-03-11 Vns Portfolio Llc Method and Apparatus for Reducing Latency Associated with Executing Multiple Instruction Groups
US8336762B1 (en) 2008-11-17 2012-12-25 Greenwise Bankcard LLC Payment transaction processing
KR101581414B1 (ko) 2009-02-05 2015-12-30 삼성전자주식회사 전력 소모 감소를 위한 재구성 가능 프로세서 및 그 동작 방법
US8073995B2 (en) * 2009-10-19 2011-12-06 Research In Motion Limited Efficient low-latency buffer
US8429735B2 (en) 2010-01-26 2013-04-23 Frampton E. Ellis Method of using one or more secure private networks to actively configure the hardware of a computer or microchip
JP5806529B2 (ja) 2011-07-06 2015-11-10 ルネサスエレクトロニクス株式会社 半導体装置、それを用いた無線通信端末、及びクロック周波数制御方法
JP5946251B2 (ja) * 2011-07-06 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置およびシステム
US8909961B2 (en) 2011-11-29 2014-12-09 Ati Technologies Ulc Method and apparatus for adjusting power consumption level of an integrated circuit
JP5980035B2 (ja) * 2012-07-31 2016-08-31 キヤノン株式会社 情報処理装置およびその制御方法
JP6236325B2 (ja) * 2014-01-27 2017-11-22 カルソニックカンセイ株式会社 プロセッサの制御装置及び制御方法
US10188330B1 (en) 2014-02-05 2019-01-29 Covidien Lp Methods and systems for determining a light drive parameter limit in a physiological monitor
JP7200507B2 (ja) * 2018-06-06 2023-01-10 富士通株式会社 半導体装置及び演算器の制御方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736569A (en) * 1971-10-13 1973-05-29 Ibm System for controlling power consumption in a computer
JPS533120A (en) * 1976-06-30 1978-01-12 Canon Inc Control circuit
DE2825770A1 (de) * 1978-06-13 1980-01-03 Licentia Gmbh Schaltungsanordnung zur verminderung der verlustleistung
US4236205A (en) * 1978-10-23 1980-11-25 International Business Machines Corporation Access-time reduction control circuit and process for digital storage devices
JPS5775335A (en) * 1980-10-27 1982-05-11 Hitachi Ltd Data processor
JPS6145354A (ja) * 1984-08-10 1986-03-05 Nec Corp マイクロプロセツサ
JPS63175910A (ja) * 1987-01-16 1988-07-20 Mitsubishi Electric Corp デ−タ処理装置
IT1216087B (it) * 1988-03-15 1990-02-22 Honeywell Bull Spa Sistema di memoria con selezione predittiva di modulo.
DK174975B1 (da) * 1988-05-06 2004-04-05 Toppan Printing Co Ltd Integreret kredsløbskort
US4961172A (en) * 1988-08-11 1990-10-02 Waferscale Integration, Inc. Decoder for a memory address bus
JPH04143819A (ja) * 1989-12-15 1992-05-18 Hitachi Ltd 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ
US5276824A (en) * 1990-01-08 1994-01-04 Motorola, Inc. Data processor having a multi-stage instruction pipe and selection logic responsive to an instruction decoder for selecting one stage of the instruction pipe
US5295249A (en) * 1990-05-04 1994-03-15 International Business Machines Corporation Compounding preprocessor for cache for identifying multiple instructions which may be executed in parallel
EP0498067A2 (en) * 1991-02-08 1992-08-12 International Business Machines Corporation Microcode generation for a scalable compound instruction set machine
US5203003A (en) * 1991-03-28 1993-04-13 Echelon Corporation Computer architecture for conserving power by using shared resources and method for suspending processor execution in pipeline
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785761B2 (en) 1992-03-31 2004-08-31 Seiko Epson Corporation Selective power-down for high performance CPU/system
US7506185B2 (en) 1992-03-31 2009-03-17 Seiko Epson Corporation Selective power-down for high performance CPU/system
US8117468B2 (en) 1992-03-31 2012-02-14 Chong Ming Lin Selective power-down for high performance CPU/system
WO2007089014A1 (ja) * 2006-02-03 2007-08-09 National University Corporation Kobe University デジタルｖｌｓｉ回路およびそれを組み込んだ画像処理システム
JPWO2007089014A1 (ja) * 2006-02-03 2009-06-25 国立大学法人神戸大学 デジタルｖｌｓｉ回路およびそれを組み込んだ画像処理システム
JP4521508B2 (ja) * 2006-02-03 2010-08-11 国立大学法人神戸大学 デジタルｖｌｓｉ回路およびそれを組み込んだ画像処理システム
US8291256B2 (en) 2006-02-03 2012-10-16 National University Corporation Kobe University Clock stop and restart control to pipelined arithmetic processing units processing plurality of macroblock data in image frame per frame processing period
JP2007304909A (ja) * 2006-05-12 2007-11-22 Mitsubishi Electric Corp 電気機器
JP2008186854A (ja) * 2007-01-26 2008-08-14 Canon Inc 半導体集積回路
JP2011134288A (ja) * 2009-01-19 2011-07-07 Fujitsu Ltd コード生成装置及びコード生成方法
JP2014160455A (ja) * 2013-01-24 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
US10088886B2 (en) 2013-01-24 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising power gating device

Also Published As

Publication number Publication date
KR910012910A (ko) 1991-08-08
US6671815B2 (en) 2003-12-30
US5734913A (en) 1998-03-31
US5457790A (en) 1995-10-10
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