JP4923193B2 - ダイナミックランダムアクセスメモリ用の低電力リフレッシュ回路および方法 - Google Patents

ダイナミックランダムアクセスメモリ用の低電力リフレッシュ回路および方法 Download PDF

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Description

本発明は、ダイナミックランダムアクセスメモリに関し、より詳細には、自動リフレッシュモードで動作するときにこのようなメモリによって消費される電力を低下させる回路および方法に関する。
集積回路によって消費される電力は、特定の用途にそれらを用いる際には、重要な要因であり得る。例えば、ポータブルパーソナルコンピュータで用いられるメモリによって消費される電力は、それらのコンピュータがこのようなコンピュータに電力を与えるバッテリーを再充電する必要なく用いられ得る時間に非常に大きな影響を与える。また、電力消費は、メモリデバイスがバッテリーによって電力を供給されない場合であっても重要であり得る。なぜなら、メモリデバイスによって生成される熱を制限する必要があるからである。
概して、メモリデバイスの電力消費は、メモリデバイスの容量および動作速度の両方の増加と共に増える。メモリデバイスによって消費される電力は、また、それらの動作モードによって影響を受ける。ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は、例えば、概して、ＤＲＡＭのメモリセルがリフレッシュされているときに比較的大きな電力量を消費する。なぜなら、メモリセルアレイのメモリセルの行が素早いシーケンスで動作されるからである。メモリセルの行が動作される時間毎に、各メモリセルに対する一対のデジットラインは、相補電圧に切り替えられ、その後、均衡する。これにより、非常に大きな電力量を消費する。アレイの行数がメモリ容量の増加と共に増えるため、それにつれて、各列で動作する際に消費する電力も増加する。電力消費はまた、メモリセルの行が作動する速度が増加する場合も増加する。従って、ＤＲＡＭの動作速度および容量が増加し続けるにつれて、このようなＤＲＡＭのメモリセルのリフレッシュ中の消費電力も同様に増加する。
ＤＲＡＭのリフレッシュ中に、電力は、また、メモリセルアレイのコンポーネント以外のコンポーネントによっても消費される。例えば、ＤＲＡＭデバイスは、概して、非常に多くの制御ラインおよびアドレスラインを内部回路に接続するための非常に多くの入力バッファを含んでいる。ＤＲＡＭがリフレッシュされている間、これらの入力バッファは、それらの各入力に印加された制御信号およびアドレス信号に応答してスイッチし続ける。しかし、いくつかのリフレッシュモード中には、制御信号およびアドレス信号は、ＤＲＡＭによって用いられない。自動リフレッシュモードでは、例えば、自動リフレッシュコマンドがＤＲＡＭに印加される。その後、ＤＲＡＭは、所定の期間にリフレッシュ動作を内部で実行する。この期間に、ＤＲＡＭは、その入力バッファに印加された制御信号およびアドレス信号に応答しない。しかし、入力バッファは、この間にスイッチし続ける。自動リフレッシュサイクル中の多くの数の入力バッファのスイッチングは、電力の無駄である。なぜなら、上記されたように、入力バッファを通って接続された信号は、自動リフレッシュサイクル中には用いられないからである。
過去に、クロック（「ＣＬＫ」）信号用およびクロックイネーブル（「ＣＫＥ」）信号用の入力バッファ以外の全ての入力バッファへの電力を除くことにより、自動リフレッシュ中のＤＲＡＭの電力消費を最小化しようという試みがなされてきた。しかし、クロックアクティブ用の入力バッファを残すことにより、その入力バッファは、自動リフレッシュ期間に非常に多くの量の電力を消費することとなった。なぜなら、入力バッファは、各クロック信号遷移とともにトグル（ｔｏｇｇｌｅ）するからである。電力は、自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除くことによって大幅に減少され得る。しかし、そのようにすると、スプリアスなスコマンドが自動リフレッシュ期間の終りにレジスタされることとなる。当該分野に公知なように、メモリコマンドは、クロック信号の片方または両方のエッジに応答して、コマンド信号を各ラッチにラッチすることによって、通常レジスタされる。コマンド信号用の入力バッファが自動リフレッシュ期間後に再び電力を与えられている最中にクロックエッジが生じる場合、入力バッファの遷移状態に対応するスプリアスなコマンドがレジスタされ得る。入力バッファの再電力供給が完了するまで、クロック信号遷移をメモリデバイスに接続することを避けるために、注意が払われるが、スプリアスなクロック信号遷移が生成され得る。スプリアスなクロック信号遷移は、クロック信号用の入力バッファが再び電力供給されるときに、クロック信号がハイ論理レベルを有する場合に生成され得る。スプリアスなクロック信号は、コマンド信号用の入力バッファの出力における論理レベルに対応するどんなスプリアスなコマンドもレジスタする。
過去において、自己リフレッシュ期間中に入力バッファから電力を取り除くことによって、自己リフレッシュサイクル中に電力を減少させる試みがなされてきた。自己リフレッシュコマンドに対しては、ＣＫＥ信号のローからハイへの遷移（これは自己リフレッシュの終了を示す）を最初に検出することによってスプリアスなコマンドを避けている。しかし、コマンド信号およびアドレス信号用の入力バッファは、この時には再び電力を供給されない。その代わりに、ＣＬＫに接続された小さな入力バッファの出力が試験されて、ＣＬＫ信号のハイからローへの遷移を検出する。ＣＬＫ信号のハイからローへの遷移が検出されると、コマンド信号およびアドレス信号用の入力バッファは、再び電力を供給され、その結果、これらの入力バッファは、コマンドおよびアドレスをレジスタするために用いられるＣＬＫ信号の次のローからハイへの遷移が生じる時間まで、遷移状態ではなくなる。
上記のアプローチが、スプリアスなコマンドおよびアドレスをレジスタする危険なく、自己リフレッシュ中の電力消費を減少させるが、このアプローチは、自動リフレッシュサイクル中での使用には適していない。自己リフレッシュコマンドとは異なり（自己リフレッシュコマンドに対しては、制御規格は、２つのＣＬＫ期間の遅延が自己リフレッシュサイクルを抜け出ることを可能にしている）、自動リフレッシュコマンド用の制御規格は、ＣＬＫ信号のまさに次の立ち上がりエッジに生じるコマンドをレジスタ可能であるＤＲＡＭを必要としている。しかし、コマンドおよびアドレス用の入力バッファは、その時に依然として遷移状態であり得ることにより、スプリアスなコマンドまたはアドレスがレジスタされる。
自動リフレッシュ中の電力消費を最小化する１つのアプローチは、自動リフレッシュサイクルの開始後の所定の期間に、クロック信号およびクロックイネーブル信号用の入力バッファではなく、コマンドおよびアドレス入力バッファのうちのいくつかから電力を取り除くことである。例えば、自動リフレッシュサイクルが６０ナノ秒間続くことが予測される場合、入力バッファは、最初の４０ナノ秒間エネルギーを断たれ得る。このアプローチは、自動リフレッシュサイクル中に消費される電力を減少するが、入力バッファがエネルギーを与えられている期間は、依然として、多くの電力量を消費可能にしている。概して、自動リフレッシュサイクルのほぼ全期間で、入力バッファのエネルギーを断つことはできない。なぜなら、入力バッファは、自動リフレッシュサイクルの終了よりも前に電力が十分に再供給される必要があり、リフレッシュサイクルの終了は常に高精度で予測され得るとは限らないからである。従って、各自動リフレッシュサイクルの開始時に、所定の期間だけ入力バッファからエネルギーを断つことは、依然として、ＤＲＡＭが大きな電力量を消費することになる。
従って、スプリアスなコマンドまたはアドレスをレジスタする危険がなく、自動リフレッシュサイクル中にＤＲＡＭによって消費される電力をより大きく減少させることを可能にする回路および方法が必要である。
本発明の方法および回路は、自動リフレッシュ中にダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）によって消費される電力を減少させる。このＤＲＡＭは、第１のセットの入力バッファを含む。この第１のセットの入力バッファを通して、コマンド信号が接続される。この入力バッファは、自動リフレッシュ中はディセーブルされる。従って、それらの入力バッファは、それらの入力に印加された信号に応答して電力を消費することがない。複数のコマンド信号は、バイアスされて、所定のメモリコマンド（例えば、「ノーオペレーション」コマンド）をアサートする。内部自動リフレッシュタイマがタイムアウトすると、このバイアスは、コマンド信号から取り除かれ、入力バッファがイネーブルされる。ＤＲＡＭがクロック信号を受信した場合、このクロック信号の接続される入力バッファも、自動リフレッシュ中にディセーブルされ得る。このような場合、このクロック信号用の入力バッファは、コマンド信号用の入力バッファを再びイネーブルする前に再びイネーブルされ、その結果、コマンド信号入力バッファの再びイネーブルされるタイミングがクロック信号に対して制御され得る。ＤＲＡＭは、また、所定のコマンド信号の状態をチェックし得、自動リフレッシュの終りで、低電力プレ充電モードへとＤＲＡＭを遷移させる。
図１は、本明細書中で説明された１つ以上の実施形態を含む、本発明を利用し得る従来のシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）２のブロック図である。しかし、本発明の種々の実施形態が他のタイプのＤＲＡＭにおいて使用され得ることが理解される。ＳＤＲＡＭ２の動作は、コマンドデコーダ４によって、制御バス６上で受信されるハイレベルのコマンド信号に応答して制御される。メモリコントローラ（図１には示されない）によって一般的に生成されるこれらのハイレベルのコマンド信号は、クロックイネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップ選択信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊、およびデータマスク信号ＤＭ（「＊」はその信号をアクティブローとして表す）である。コマンドデコーダ４は、ハイレベルのコマンド信号に応答して一連のコマンド信号を生成して、ハイレベルのコマンド信号の各々によって表される機能を実行する。これらのコマンド信号、およびこれらの信号が各々の機能を達成する態様は、一般的である。従って、簡略化の観点から、これらの制御信号のさらなる説明を省略する。
ＳＤＲＡＭ２は、アドレスバス１４上のロウアドレスまたはカラムアドレスのいずれかを受信するアドレスレジスタ１２を含む。アドレスバス１４は、一般的にメモリコントローラ（図１には図示されない）に結合される。典型的にはロウアドレスは、アドレスレジスタ１２によって最初に受信され、ロウアドレスマルチプレクサ１８に印加される。ロウアドレスマルチプレクサ１８は、ロウアドレスの一部分を形成するバンクアドレスビットの状態に依存して、２つのメモリバンク２０、２２のいずれかに関連付けられる複数のコンポーネントにロウアドレスを結合させる。メモリバンク２０、２２の各々に関連付けられるのは、ロウアドレスを格納する各ロウアドレスラッチ２６、およびロウアドレスをデコードして、対応する信号をアレイ２０または２２の内の１つに印加するロウデコーダ２８である。
ロウアドレスマルチプレクサ１８はまた、アレイ２０、２２中のメモリセルをリフレッシュする目的のためにロウアドレスラッチ２６にロウアドレスを結合させる。ロウアドレスは、リフレッシュコントローラ３２によって制御されるリフレッシュカウンタ３０によって、リフレッシュする目的のために生成される。リフレッシュコントローラ３２は、次いで、コマンドデコーダ４によって制御される。より詳細には、コマンドデコーダ４は、自動リフレッシュコマンドＡＲＥＦまたは自己リフレッシュコマンドＳＲＥＦのいずれかをリフレッシュコントローラ３２に印加する。上述のように、これらのコマンドは、リフレッシュコントローラに、２つの対応するモード（すなわち、自動リフレッシュモードまたは自己リフレッシュモード）のうちの１つにおいてアレイ２０、２２中のメモリセルのロウをリフレッシュさせる。自動リフレッシュモードでは、リフレッシュコントローラ３２は、ＳＤＲＡＭ２に、リフレッシュカウンタ３０を用いて、アレイ中のメモリセルの各ロウをアドレスさせる。従って、上述のように、自動リフレッシュモードでは、外部デバイスがＳＤＲＡＭ２のアドレスバス１４にアドレスを印加することが必要ではない。しかし、自動リフレッシュコマンドは、アレイ２０、２２のメモリセル中に格納されたデータの損失を回避するのに十分なように、定期的かつしばしば、ＳＤＲＡＭ２に印加されなければならない。自己リフレッシュモードは、データ損失を回避するのに十分な速度で外部デバイスからＳＤＲＡＭ２にコマンドを定期的に印加する必要がないことを除いて、自動リフレッシュモードと実質的に同じである。その代わりに、一旦、リフレッシュコントローラ３２が自己リフレッシュモードに置かれると、リフレッシュコントローラ３２は、アレイ２０、２２のメモリセルからデータの損失を回避するのに十分な頻度で自動リフレッシュを自動的に開始する。
リフレッシュコントローラ３２に印加されるコマンドは、コマンドデコーダ４に印加されるコマンド信号の各組み合わせに対応する。これらのコマンド信号は、ＣＳ＊、ＲＡＳ＊、ＣＡＳ＊、およびＷＥ＊、ならびにＣＫＥである。ＡＲＥＦコマンドまたはＳＲＥＦコマンドのいずれかをアサートするためには、ＣＳ＊、ＲＡＳ＊、ＣＡＳ＊は、全てアクティブローでなければならず、ＷＥ＊は、インアクティブハイでなければならない。ＣＫＥ信号は、ＳＤＲＡＭ２がコマンドデコーダに自動リフレッシュコマンドまたは自己リフレッシュコマンドを発生させるかどうかを決定する。ＣＫＥがハイである場合、コマンドデコーダ４は、ＡＲＥＦコマンドをリフレッシュコントローラ３２に印加する。ＣＫＥがローである場合、コマンドデコーダ４は、リフレッシュコントローラ３２にＳＲＥＦコマンドを印加する。ＡＲＥＦコマンドに応答して、ＳＤＲＡＭ２は、自動リフレッシュサイクルを経て、次いで、別のＡＲＥＦコマンドであり得る別のコマンドを待つ。ＳＲＥＦコマンドに応答して、ＳＤＲＡＭ２は、自己リフレッシュサイクルを経て、ＣＫＥ信号がハイに遷移するまで、そうすることを継続する。
ロウアドレスがアドレスレジスタ１２に印加され、ロウアドレスラッチ２６の内の１つに格納された後、カラムアドレスがアドレスレジスタ１２に印加される。アドレスレジスタ１２は、カラムアドレスをカラムアドレスラッチ４０に結合させる。ＳＤＲＡＭ２の動作モードに応じて、カラムアドレスは、バーストカウンタ４２を介してカラムアドレスバッファ４４に結合されるか、または、バーストカウンタ４２に結合されて、アドレスレジスタ１２によって出力されたカラムアドレスで始まる一連のカラムアドレスをカラムアドレスバッファ４４に印加する。いずれの場合においても、カラムアドレスバッファ４４は、カラムアドレスをカラムデコーダ４８に印加し、種々のカラム信号を対応するセンスアンプに印可し、各アレイ２０、２２の内の１つに対して対応するセンスアンプおよびそれに関連するカラム回路５０、５２に種々のカラム信号を印可する。
アレイ２０、２２の内の１つから読み出されるべきデータは、アレイ２０、２２の内の１つに対するカラム回路５０、５２にそれぞれ結合される。次いで、データは、データ出力レジスタ５６に結合され、このデータをデータ出力レジスタ５６がデータバス５８に印可する。アレイ２０、２２の内の１つに書き込まれるべきデータは、データ入力レジスタ６０を介してデータバス５８からカラム回路５０、５２に結合され、カラム回路５０、５２において、データは、アレイ２０、２２の内の１つにそれぞれ移動される。マスクレジスタ６４は、データマスクＤＭ信号に応答して、アレイ２０、２２から読み出されるべきデータを選択的にマスキングすること等によって、カラム回路５０、５２へのデータの流れおよびそこからのデータの流れを選択的に変更する。
自動リフレッシュサイクル中に、ＳＤＲＡＭ２またはいくつかの他のＤＲＡＭの電力消費を低減するための省電力回路１００の一実施形態が図２に示される。図２の省電力回路１００のほとんどは、図１のＳＤＲＡＭ２のコマンドデコーダ４に組み込まれるが、省電力回路１００の一部は、アドレスレジスタ１２に組み込まれる。しかし、図２に示される省電力回路１００は、図１のＳＤＲＡＭ２の他の部分または他のタイプのメモリデバイスに配置され得る。
省電力回路１００は、外部アドレスバス１４を内部アドレスバス１０６に結合させ、複数の内部アドレスビットＩＡ０―ＩＡＮをそれに対応する外部アドレスビットＡ０−ＡＮから提供する第１のセットの入力バッファ１０２を含む。入力バッファ１０２は、アドレスレジスタ１２に配置されるが、上述のように、入力バッファ１０２もまた、他の場所に配置されてもよい。入力バッファ１０２は、アクティブハイのＩＢＥＮＡＤＤ信号によってイネーブルされる。同様に、第２のセットの入力バッファ１１０は、外部制御バス６を内部制御バス１１６に結合させ、複数の内部コマンド信号ＩＣ０−ＩＣＮをそれに対応する外部コマンド信号から供給する。これらのコマンド信号は、アクティブローのアドレスストローブ（「ＲＡＳ＊」）信号、アクティブローのカラムアドレスストローブ（「ＣＡＳ＊」）信号、アクティブローの書き込みイネーブル（「ＷＥ＊」）信号、ならびにアクティブローのチップ選択（「ＣＳ＊」）信号を含む。アクティブハイのクロックイネーブルＣＫＥ信号は、入力バッファ１２０を介して結合され、内部クロックイネーブル（「ＩＣＫＥ」）信号を生成し、外部クロック（「ＸＣＬＫ」）信号が入力バッファ１２４を介して結合され、内部クロック（「ＩＣＬＫ」）信号を生成する。第２のセットの入力バッファ１１０およびＩＣＬＫ信号用の入力バッファ１２４がアクティブハイのＩＢＥＮＣＬＫ信号によってイネーブルされる。コマンド信号用の入力バッファ１１０は、バッファ１１０の「Ｚ」入力に印加されるローのコマンド入力バッファイネーブルＩＢＥＮＣＭＤによって「３状態（ｔｒｉ−ｓｔａｔｅ）」（すなわち、ハイインピーダンス）状態にスイッチングされ、また、ハイのＩＢＥＮＣＭＤ信号によってアクティブなローインピーダンス状態にスイッチングされ得る。
ＩＢＥＮＣＭＤ信号は、供給電圧と各内部コマンド信号線との間に結合されるいくつかのＰＭＯＳトランジスタ１３０〜１３４のゲートおよびインバータ１３８の入力に結合される。次いでインバータ１３８は、グランドとＩＣＳ＊信号線との間に結合されたＮＭＯＳトランジスタ１３６のゲートに結合される。入力バッファ１１０がハイのＩＢＥＮＣＬＫ信号によってイネーブルされた後、入力バッファ１１０が省電力回路１００の動作に影響を与えないように、ＩＢＥＮＣＭＤ信号がハイに遷移して、入力バッファ１１０を低インピーダンス状態にスイッチングし、かつ、トランジスタ１３０〜１３６をターンオフする。入力バッファ１１０がローのＩＢＥＮＣＭＤ信号によってハイインピーダンス状態にスイッチングされると、トランジスタ１３０−１３６がターンオンされ、それらが結合されている各内部コマンド信号線をハイにバイアスする。
入力バッファ１１０からの内部コマンド信号ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊、ＩＣＳ＊、および他の内部コマンド信号は、コマンドデコーダユニット１４０に印加される。コマンドデコーダユニット１４０は、その入力に印可されるコマンド信号の種々の組み合わせから、自動リフレッシュコマンドＡＲＥＦを含む複数のメモリコマンドを発生させる。上述のように、ＡＲＥＦコマンドは、ＩＲＡＳ＊、ＩＣＡＳ＊、およびＩＣＳ＊がアクティブローにデコードされ、かつ、ＩＷＥ＊がインアクティブハイにデコードされたことに応答して、アサートされる。
自動リフレッシュコマンドＡＲＥＦは、内部クロックＩＣＬＫ信号および内部クロックイネーブルＩＣＫＥ信号と共にリフレッシュデコーダ１５０に印加される。ＩＣＫＥ信号の状態に基づいて、リフレッシュデコーダ１５０は、ＡＲＥＦコマンドが自動リフレッシュ用であるか、またはＡＲＥＦコマンドが自己リフレッシュ用であるかどうかを決定する。ＩＣＫＥがハイである場合、ＡＲＥＦコマンドは、自動リフレッシュコマンドとして解釈される。この場合、リフレッシュデコーダ１５０は、ＡＲＥＦコマンドをＡＲＥＦ’コマンドとして出力端子に渡す。ＩＣＫＥがローである場合、ＡＲＥＦコマンドは、自己リフレッシュコマンドとして解釈される。この場合、リフレッシュデコーダ１５０は、ＳＲＥＦコマンドを発生させる。リフレッシュデコーダ１５０のコマンドは、ＩＣＫＥ信号がハイに遷移するまでＳＲＥＦコマンドの発生を継続する。
ＡＲＥＦコマンドはタイマー１５４にも印加され、所定の期間の後、ＴＯＵＴパルスを発生させる。ＴＯＵＴパルスは、リフレッシュデコーダ１５０にＡＲＥＦ’コマンドを終了させ、それにより、自動リフレッシュサイクルを終了する。
入力バッファ１１０、１２０、１２４、ならびにトランジスタ１３０〜１３６、インバータ１３８、コマンドデコーダユニット１４０、リフレッシュデコーダ１５０およびタイマー１５４は、コマンドデコーダ４内に配置されるものとして、図２に示される。しかし、上述したように、これらのコンポーネントは、代替的にＳＤＲＡＭ２または他のメモリデバイス内の他の場所に配置され得る。
ここで、省電力回路１００の動作は、図３のタイミング図を参照して説明される。自動リフレッシュＡＲＥＦコマンドを構成する制御信号の組み合わせ（「ＣＭＤ」）が、時間Ｔ０においてＳＤＲＡＭ２に印加され、時間Ｔ１において外部クロックＣＬＫ信号の立ち上がりエッジによって記録される。外部クロックイネーブルＣＫＥ信号は、時間Ｔ１においてハイであり、ＡＲＥＦコマンドは、自己リフレッシュコマンドではなく自動リフレッシュコマンドとして記録される。その結果、コマンドデコーダ１４０（図２）はハイのＡＲＥＦ’信号を生成し、そして、リフレッシュデコーダ（図２）は、Ｔ１よりも少々後に、ＳＲＥＦ信号ではなくハイのＡＲＥＦ’信号を生成して、自動リフレッシュサイクルが開始される。コマンドデコーダユニット１４０によって生成されるＡＲＥＦコマンドはまた、タイマー１５４をトリガする。タイマー１５４は、自動リフレッシュサイクルの期間を制御する。ＡＲＥＦ信号の開始に応じて、リフレッシュデコーダ１５０はまた、ＩＢＥＮＡＤＤ、ＩＢＥＮＣＭＤ、およびＩＢＥＮＣＬＫ信号をローに駆動する。それにより、入力バッファ１０２、１１０、１２４をディセーブルにする。その後は、入力バッファ１０２、１１０、１２４は、そのそれぞれの入力に印加される信号遷移に応じないので、信号遷移が急に生じる場合でさえも、電力を消費しない。結果として、ＳＤＲＡＭ２は、自動リフレッシュモード中、比較的少ししか電力を消費しない。ローのＩＢＥＮＣＭＤ信号は、トランジスタ１３０〜１３６をＯＮにし、それにより、自動リフレッシュサイクル中、ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊信号をハイに維持し、ＩＣＳ＊信号をローに維持する。この様態でこれらの信号を駆動することは、ノーオペレーション（「ＮＯＰ」）コマンドをアサートする。しかし、クロック入力バッファ１２４は、時間Ｔ１においてローに遷移するＩＢＥＮＣＬＫによってディセーブルにされるので、コマンドデコーダユニット１４０は、ノーオペレーション（「ＮＯＰ」）コマンドとしてこれらの信号を記録およびデコードしない。
タイマー１５４は、時間Ｔ２においてＴＯＵＴパルスを生成する。それにより、リフレッシュデコーダ１５０は、ＡＲＥＦ’信号をローに遷移させて、自動リフレッシュサイクルを終了させる。リフレッシュデコーダ１５０はまた、時間Ｔ２においてＩＢＥＮＣＬＫ信号をハイに駆動し、入力バッファ１２４を介してＣＬＫ信号を結合する。外部クロックＣＬＫ信号が時間Ｔ２でローである場合、入力バッファ１２４をイネーブルにしても、ＣＬＫ信号の次の立ち上がりエッジまでなにも影響がない。しかし、ＣＬＫ信号が時間Ｔ２においてハイである場合、時間Ｔ２においてバッファ１２４をイネーブルにすることは、入力バッファ１２４の出力におけるＩＣＬＫ信号を時間Ｔ２において遷移させる。これは、入力バッファ１１０の出力におけるコマンド信号を有効なメモリコマンドとして記録する。しかし、ＩＢＥＮＣＭＤは時間Ｔ２において依然としてローであるので、メモリコマンドは、ＮＯＰコマンドとして記録される。ＮＯＰコマンドは、ＳＤＲＡＭ２に、どんなメモリ動作も実行させない。意義深いことに、スプリアスなＩＣＬＫ立ち上がりエッジがＳＤＲＡＭ２にスプリアスなコマンドを記録させることはない。もしＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊、ＩＣＳ＊信号がＮＯＰコマンドにバイアスされていなければ、スプリアスなコマンドを記録することが起こりえたであろう。リフレッシュデコーダ１５０は、ＩＢＥＮＣＬＫ信号をハイに遷移させてから一定期間後に、ＩＢＥＮＣＭＤ信号をハイに遷移する。ハイのＩＢＥＮＣＭＤ信号は、コマンド信号のための入力バッファ１１０の出力をローインピーダンス状態にスイッチし、トランジスタ１３０〜１３６をＯＦＦにする。そして、ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊信号は、もはやハイにバイアスされず、ＩＣＳ＊信号は、もはやローにバイアスされない。図３を参照すると、リフレッシュデコーダ１５０はまた、時間Ｔ３においてＩＢＥＮＡＤＤ信号をハイに遷移する。しかし、リフレッシュデコーダ１５０は、時間Ｔ２または他のいくつかの時間においてＩＢＥＮＡＤＤ信号をハイに遷移し得る。
省電力回路１００は、従って、自動リフレッシュサイクル中、ＳＤＲＡＭ２によって消費される電力を減少する。これは、コマンド信号のための入力バッファ１１０が自動リフレッシュ期間の終了時にイネーブルされることに応じてスプリアスなメモリコマンドが記録される可能性を避けるように、行われる。
省電力回路２００の別の実施形態を図４に示す。省電力回路２００は、図２に示される省電力回路１００と実質的に同一であり、実質的に同様の様態で動作する。従って、簡潔のために、省電力回路１００に用いられる回路コンポーネントと同一である、省電力回路２００に用いられる回路コンポーネントは、同様の参照符号が提供される。回路コンポーネントの動作の説明は繰り返されない。省電力回路２００は、常にイネーブルにされる入力バッファ２２０を用いて外部クロックＣＬＫ信号から内部クロックＩＣＬＫ信号を生成するという点で、省電力回路１００とは異なる。省電力回路２００はまた、内部クロックバッファ２３０を含む。内部クロックバッファ２３０は、ＩＢＥＮＣＬＫ信号によってイネーブルにされる。
省電力回路２００の動作は、実質的に省電力回路１００と同じである。詳細には、ＡＲＥＦコマンドの記録に応答して、入力バッファ１０２、１１０、および内部クロックバッファ２３０をディセーブルにするために、ＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号はローに遷移する。結果として、入力バッファ１０２、１１０も、内部クロックバッファ２３０より下流の回路部（図示せず）も、ＡＲＥＦコマンドに応答して開始される自動リフレッシュサイクル中に電力を消費しない。しかし、クロック信号のための入力バッファ２２０およびＩＣＬＫ信号に応答するリフレッシュデコーダ１５０内の回路部は、自動リフレッシュサイクル中に電力を消費する。タイマー１５４がタイムアウトしてＴＯＵＴパルスを生成した場合、リフレッシュデコーダ１５０は、それに先立つＩＣＬＫ信号の立ち上がりエッジの後、ＩＣＬＫ信号の周期の半分だけ単に待機し、ＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号をハイに遷移する。従って、省電力回路２００は、図２の省電力回路１００より多くの電力を消費する欠点を有するが、スプリアスなコマンドを生成することなく、入力バッファ１０２、１１０をイネーブルにすることを可能にする利点を有する。
省電力回路３００の別の実施形態を図５に示す。省電力回路３００はまた、図２に示される省電力回路１００と極めて類似し、最初は、実質的に同様の様態で動作する。従って、簡潔のために、省電力回路１００に用いられる回路コンポーネントと同一である、省電力回路３００に用いられる回路コンポーネントは、同様の参照符号が提供される。回路コンポーネントの動作の説明は繰り返されない。省電力回路３００は、ＳＤＲＡＭ２が、あるモードで動作することを可能にさせるという点で、省電力回路１００と異なる。このモードでは、減少した電力の自動リフレッシュサイクルの最後に、ＳＤＲＡＭ２を省電力プレチャージモードに自動的に遷移する。図２の省電力回路１００に用いられるコンポーネントに加えて、図５の省電力回路は、モードデコーダ３１０を含む。モードデコーダ３１０は、ＣＫＥ信号およびＤＭ入力端子に印加されるデータマスク（「ＤＭ」）信号をデコードする。上述したように、ＤＭ信号は、ＳＤＲＡＭ２から読み出されるか、またはＳＤＲＡＭ２に書き込まれるデータをマスクするのに用いられる。従って、ＤＭ端子は、ＳＤＲＡＭ２のリフレッシュ中に必要とされない。なぜなら、データは、ＳＤＲＡＭ２から読み出されず、またＳＤＲＡＭ２に書き込まれないからである。図５に示される実施形態においてはＤＭ入力端子が用いられるが、リフレッシュ中に使用されないいくつか他の端子が、自動リフレッシュコマンドをアサートするために用いられ得ることは、理解される。
モードデコーダ３１０は、以下のようにこれらの信号をデコードする。
従って、ＡＲＥＦまたはＳＲＥＦコマンドがアサートされるときにＤＭ信号がハイ（“１”）である場合、ＳＤＲＡＭ２は、従来の様態で動作する。しかし、ＡＲＥＦコマンドがアサートされるときにＤＭ信号がロー（“０”）である場合、ＳＤＲＡＭ２は、ＣＫＥ信号の状態に関わらず、先に図２および３を参照して述べたロー電力ＡＲＥＦモードで動作する。ＡＲＥＦコマンドがアサートされる時または自動リフレッシュ中のいつでも、ＣＫＥ信号がハイであると、ＴＯＵＴパルスがＡＲＥＦサイクルの終わりに生成されるときに、ＳＤＲＡＭ２はノーマル動作モードに戻って、別のメモリコマンドを待つ。しかし、ＡＲＥＦコマンドがアサートされた時にＣＫＥ信号がローであり、かつ、自動リフレッシュサイクルの全体を通してローのままであれば、ＴＯＵＴパルスがＡＲＥＦサイクルの終わりに生成されるときに、リフレッシュデコーダ１５０’がアクティブハイのロー電力プレチャージ（「ＬＰＰ」）信号を生成する。ロー電力プレチャージモードにおいては、また、ＳＤＲＡＭ２はロー電力のＡＲＥＦモードのままであり、リフレッシュデコーダ１５０’はＡＲＥＦサイクルの終わりにＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号をハイに遷移しない。ＳＤＲＡＭ２における回路部（図示せず）は、ハイのＬＰＰ信号に応答して、メモリアレイ２０、２２（図１）に格納されるデータを保持するための電力を供給される必要がない、ＳＤＲＡＭ２における回路コンポーネントから、電力を除去し得る。例えば、電力は、コマンドデコーダ４（図１）、カラムデコーダ４８、およびロウデコーダ２８の一部から除去し得る。
ＳＤＲＡＭ２は、ＣＫＥ信号がハイ（“１”）に遷移するまで、上記のロー電力ＡＲＥＦモードおよびロー電力プレチャージモードのままである。また、上述のように、ＣＫＥ信号がＡＲＥＦサイクル中の任意の時間においてハイに遷移する場合、アクティブハイのＬＰＰ信号は、ＡＲＥＦサイクルの終わりに生成されない。ＣＫＥ信号がハイに遷移するとき、リフレッシュデコーダ１５０’は、上記のように、ＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＭＤ信号をアクティブハイに遷移する。リフレッシュデコーダ１５０’はまた、ＬＰＰ信号をイナクティブローに遷移し、ＳＤＲＡＭ２における回路部に電力を再印加する。従って、ＬＰＰモードを伴うロー電力ＡＲＥＦモードは、自動リフレッシュサイクル中にＳＤＲＡＭ２によって消費される電力を最小化するだけでなく、自動リフレッシュサイクルの終わりに、ＳＤＲＡＭ２を、さらに少ない電力が消費される動作モードに自動的にスイッチする。
図５に示される省電力回路３００は、ＤＭ信号を用いて、ロー電力プレチャージモードを伴うロー電力自動リフレッシュモードと、ロー電力プレチャージモードを伴わないロー電力自動リフレッシュモードとを区別するが、これらのモード間を区別する他の手段が用いられ得る。例えば、従来のモードレジスタ（図示せず）を用いれば、選択された動作モードを示すために、ＳＤＲＡＭ２の初期化中に１以上のビットを用いてプログラムすることができる。
図６は、ＳＤＲＡＭ２またはいくつかの他のメモリデバイスを用い得るコンピュータシステム４００の実施形態を示す。いくつかの他のメモリデバイスは、本明細書中に記載される省電力回路の実施形態または本発明による省電力回路のいくつかの他の実施形態を含む。コンピュータシステム４００は、例えば、特定の計算またはタスクを実行するための特定のソフトウェアの実行といった、多様なコンピューティング機能を実行するためのプロセッサ４０２を含む。プロセッサ４０２は、アドレスバス、コントロールバス、およびデータバスを通常含むプロセッサバス４０４を含む。さらに、コンピュータシステム４００は、例えば、プロセッサ４０２に結合されるキーボードまたはマウスといった１つ以上の入力デバイス４１４を含む。１つ以上の入力デバイス４１４により、オペレータは、コンピュータシステム４００とインターフェースをとることが可能になる。典型的に、コンピュータシステム４００はまた、例えば、プリンタまたはビデオ端子である出力デバイスといった、プロセッサ４０２に結合される１つ以上の出力デバイスを含む。１つ以上のデータ格納デバイス４１８はまた、一般に、プロセッサ４０２に結合され、外部格納メディア（図示せず）からのデータを格納するか、またはデータを取り出す。典型的な格納デバイス４１８の例示は、ハード、フロッピー（登録商標）ディスク、テープカセット、およびコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ４０２はまた、典型的に、一般にスタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ４２６に結合され、かつ、メモリコントローラ４３０を介してＳＤＲＡＭ２に結合される。メモリコントローラ４３０は、アドレスバス１４（図示せず）に結合されるアドレスバスを含み、上述のように、ロウアドレスおよびカラムアドレスをＤＲＡＭ２に結合する。メモリコンロローラ４３０は、前述のように、ＤＲＡＭ２にロウアドレスおよびカラムアドレス結合するように、アドレスバス１４（図１）に結合されたアドレスバスを含む。メモリコントローラ４３０はまた、ＳＤＲＡＭ２のコントロールバス６にコマンド信号を結合するコントロールバスを含む。ＳＤＲＡＭ２の外部データバス５８は、メモリコントローラ４３０に直接か、またはメモリコントローラ４３０を介して、プロセッサ４０２のデータバスに結合される。メモリコントローラ４３０は、適切なコマンド信号をＳＤＲＡＭ２に印加する。これにより、ＳＤＲＡＭ２は、上述の１つ以上の省電力モードにおいて動作する。
前述から、本発明の特有の実施形態が例示の目的のために記載されてきたが、多様な変更が本発明の意図および範囲から逸脱することなくなされ得ることは理解される。従って、本発明は、添付の特許請求の範囲によって限定される以外は、限定されない。
図１は、従来のメモリデバイスのブロック図であり、この図において、本発明の省電力回路が用いられ得る。 図２は、本発明による省電力回路の１つの実施形態のブロック図である。 図３は、図２の省電力回路に存在する様々な信号を示すタイミング図である。 図４は、本発明に従う省電力回路の別の実施形態のブロック図である。 図５は、本発明に従う省電力回路のさらに別の実施形態のブロック図である。 図６は、本発明に従う省電力回路を含むメモリデバイスを用いるコンピュータシステムのブロック図である。

Claims (11)

  1. ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の自動リフレッシュ中に、該ダイナミックランダムアクセスメモリにおいて使用される省電力回路であって、
    入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、かつ、第１の制御信号が印加されることによってディセーブルされる、入力バッファの第１のセットと、
    第２の制御信号が印加されることに応答して前記各内部コマンド信号のうちの少なくとも一つをバイアスして、該バイアスが施されている期間中は、該バイアスされたコマンド信号をアサートするように動作可能であるバイアス回路と、
    ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードし、そのデコードに応じて自動リフレッシュ信号を出力して自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダと、
    外部クロック信号が印加されて内部クロック信号を発生させるクロック入力バッファと、
    を含み、
    前記リフレッシュデコーダが、前記自動リフレッシュサイクル中には、前記第１の制御信号を前記入力バッファの第１のセットに印加することで、前記入力バッファの第１のセットをディセーブルし、その後、前記自動リフレッシュサイクルの終了時に、前記第１の制御信号を前記入力バッファの第１のセットから除去することで、前記入力バッファの第１のセットをイネーブルするように動作可能であって、これにより、低電力の自動リフレッシュを可能にし、また、
    前記リフレッシュデコーダが、前記自動リフレッシュサイクルの終了時に前記入力バッファの第１のセットのうちの少なくともいくつかがイネーブルされるよりも前に、前記第２の制御信号を前記バイアス回路に印加することで、前記バイアス回路に、前記バイアスされたコマンド信号をアサートさせ、その後、前記自動リフレッシュサイクルの終了時に前記入力バッファの第１のセットのすべてがイネーブルされた後に、前記第２の制御信号を前記バイアス回路から除去して前記バイアスを解除することで、前記バイアスされたコマンド信号をデアサートすると共に前記各内部コマンド信号のうちの前記少なくとも一つを再びアサートするように動作可能であって、これにより、前記入力バッファにスプリアスな信号が発生することを防止する、
    ことを特徴とする省電力回路。
  2. 前記クロック入力バッファは、前記第１の制御信号が印加されることによってディセーブルされ、
    前記リフレッシュデコーダは、前記ＤＲＡＭの自動リフレッシュサイクル中に前記第１の制御信号を発生させるように動作可能である、請求項１に記載の省電力回路。
  3. 前記リフレッシュデコーダは、前記第１の制御信号を終了させてから一定期間後に、前記第２の制御信号を終了させるように動作可能である請求項１に記載の省電力回路。
  4. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項１に記載の省電力回路。
  5. 前記バイアス回路は、複数の内部コマンド信号のそれぞれを、ノーオペレーションコマンドをアサートする状態にバイアスするように動作可能である、請求項１に記載の省電力回路。
  6. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、自動リフレッシュコマンドを発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合されたタイマーであって、該タイマーは、該自動リフレッシュコマンドによってトリガされて、該自動リフレッシュコマンドの所定期間後にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該自動リフレッシュコマンドに応答して、前記自動リフレッシュ信号ならびに前記第１および第２の制御信号を発生させるように動作可能であり、該第２のデコーダは、前記リフレッシュ終了信号に応答して、前記自動リフレッシュ信号および前記第１の制御信号を終了させ、また、前記第１の制御信号の終了から一定期間後に前記第２の制御信号を終了させるように動作可能である、第２のデコーダと、
    を含み、
    前記第２のデコーダが、前記自動リフレッシュサイクル中には、前記第１の制御信号を前記入力バッファの第１のセットに印加することで、前記入力バッファの第１のセットをディセーブルし、その後、前記自動リフレッシュサイクルの終了時に、前記第１の制御信号を前記入力バッファの第１のセットから除去することで、前記入力バッファの第１のセットをイネーブルするように動作可能であって、これにより、低電力の自動リフレッシュを可能にし、また、
    前記第２のデコーダが、前記自動リフレッシュサイクルの終了時に前記入力バッファの第１のセットのうちの少なくともいくつかがイネーブル状態にされるよりも前に、前記第２の制御信号を前記バイアス回路に印加することで、前記バイアスされたコマンド信号をアサートさせ、その後、前記自動リフレッシュサイクルの終了時に前記入力バッファの第１のセットのすべてがイネーブル状態にされた後に、前記第２の制御信号を前記バイアス回路から除去して前記バイアスを解除することで、前記バイアスされたコマンド信号をデアサートすると共に前記各内部コマンド信号のうちの前記少なくとも一つを再びアサートするように動作可能であって、これにより、前記入力バッファにスプリアスな信号が発生することを防止する、
    ことを特徴とする、請求項１に記載の省電力回路。
  7. 前記リフレッシュデコーダが、クロックイネーブル信号およびデータマスク信号の各状態を検出するようにさらに動作可能であり、前記クロックイネーブル信号および前記データマスク信号の状態にはそれぞれ第１の状態（“０”）および前記第１の状態とは論理的に逆である第２の状態（“１”）があり、
    前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに前記クロックイネーブル信号の前記第１の状態（“０”）および前記データマスク信号の前記第２の状態（“１”）の検出に応答して、前記ＤＲＡＭの自己リフレッシュを実行するように動作可能であり、
    前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに前記クロックイネーブル信号の前記第２の状態（“１”）および前記データマスク信号の前記第２の状態（“１”）の検出に応答して、前記ＤＲＡＭの自動リフレッシュを実行するように動作可能であり、
    前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに前記クロックイネーブル信号の前記第２の状態（“１”）および前記データマスク信号の前記第１の状態（“０”）の検出に応答して、前記ＤＲＡＭの自動リフレッシュを実行すると共に前記第１および第２の制御信号を発生させるように動作可能であって、これにより、低電力プレチャージを伴わない低電力自動リフレッシュを可能にし、
    前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに、前記クロックイネーブル信号の前記第１の状態（“０”）および前記データマスク信号の前記第１の状態（“０”）の検出に応答して、前記ＤＲＡＭの自動リフレッシュを実行すると共に前記第１および第２の制御信号を発生させ、その後、自動リフレッシュサイクル全体を通して前記クロックイネーブル信号が前記第１の状態（“０”）のままであることに応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能であって、これにより、低電力プレチャージを伴う低電力自動リフレッシュを可能にする、
    ことを特徴とする、請求項１記載の省電力回路。
  8. 前記クロック入力バッファは、前記第１の制御信号が印加されることによってディセーブルされる、請求項７に記載の省電力回路。
  9. 前記クロックイネーブル信号の前記第２の状態（“１”）および前記データマスク信号の前記第１の状態（“０”）が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に、前記第１の制御信号を終了させてから一定期間後に、前記第２の制御信号を終了させるように動作可能であり、
    前記クロックイネーブル信号の前記第１の状態（“０”）および前記データマスク信号の前記第１の状態（“０”）が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２の制御信号の発生を継続するようにさらに動作可能である、請求項７に記載の省電力回路。
  10. ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）において使用される請求項１記載の省電力回路であって、
    前記ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は、
    外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
    外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
    ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
    該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
    各内部コマンド信号を発生させるために、各外部端子に印加され、第１のセットの入力バッファを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器と、
    を含むことを特徴とする省電力回路。
  11. コンピュータシステムにおいて使用されるＤＲＡＭにおいて使用される請求項１０記載の省電力回路であって、
    前記コンピュータシステムは、
    プロセッサバスを有するプロセッサと、
    データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
    データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
    複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または前記第１の状態とは論理的に逆である第２の状態を有する、前記ダイナミックランダムアクセスメモリに接続したメモリコントローラと、
    を含むことを特徴とする省電力回路。
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