JP2008287873A5

JP2008287873A5 -

Info

Publication number: JP2008287873A5
Application number: JP2008185427A
Authority: JP
Filing date: 2008-07-16
Publication date: 2009-08-13
Anticipated expiration: 2022-10-16

Claims

ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の自動リフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１の制御信号によってディセーブルされる、入力バッファの第１のセットと、
第２の制御信号に応答して前記各内部コマンド信号のうちの少なくとも一つをバイアスして、そのバイアスが施されている間には、バイアスされたコマンド信号をアサートするように動作可能であるバイアス回路と、
ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードし、そのデコードに応じて自動リフレッシュ信号を出力して自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダと、
外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファと
を含み、ここで、
前記リフレッシュデコーダが、前記第１の制御信号を前記第１のセットのうちの入力バッファに適用することで、前記自動リフレッシュサイクルの間に前記第１のセットのうちの前記入力バッファをディセーブルするように動作可能であり、また、
前記リフレッシュデコーダが、前記第１の制御信号を前記第１のセットのうちの前記入力バッファから除去することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちの前記入力バッファをイネーブルするように動作可能であり、また、
前記リフレッシュデコーダが、前記第２の制御信号を前記バイアス回路に適用することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちの前記入力バッファのうちの少なくともいくつかがイネーブルされるよりも前に、前記バイアス回路に、前記バイアスされたコマンド信号をアサートさせるように動作可能であり、また、
前記リフレッシュデコーダが、前記第２の制御信号を前記バイアス回路から除去することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちのすべての前記入力バッファがイネーブルされた後に、前記バイアスされたコマンド信号をアサートさせるためのバイアスを解除して、前記各内部コマンド信号のうちの少なくとも一つを再びアサートするように動作可能である
ということによって、前記入力バッファにスプリアスな信号が発生することを防止する
ことを特徴とする省電力回路。
前記クロック入力バッファは、前記第１の制御信号によってディセーブルされ、
前記リフレッシュデコーダは、前記ＤＲＡＭの自動リフレッシュサイクルの間に前記第１の制御信号を発生させるように動作可能である、請求項１に記載の省電力回路。
前記リフレッシュデコーダは、該内部クロック信号の所定の遷移に応答して前記第１および第２の制御信号を終了させるように動作可能である請求項１に記載の省電力回路。
前記リフレッシュデコーダは、前記所定の遷移を検出した後の前記クロック信号の半周期で前記第１および第２の制御信号を終了させるように動作可能である、請求項３に記載の省電力回路。
前記リフレッシュデコーダは、前記所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移の検出に応答して、前記第１および第２の制御信号を終了させるように動作可能である、請求項３に記載の省電力回路。
前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項１に記載の省電力回路。
前記バイアス回路は、複数の内部コマンド信号のそれぞれを、バイアスされたコマンド信号をアサートするように動作可能である、請求項１に記載の省電力回路。
前記リフレッシュデコーダは、クロックイネーブル信号の状態を検出し、ここで前記クロックイネーブル信号の状態には第１の状態および前記第１の状態の論理的逆である第２の状態があり、前記リフレッシュデコーダーは、該クロックイネーブル信号の前記第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、コマンド信号のバイアスおよび前記第１のセットの入力バッファのディセーブルを継続するようにさらに動作可能である、請求項１に記載の省電力回路。
前記リフレッシュデコーダは、前記第１の状態から前記第２の状態への前記クロックイネーブル信号の遷移の検出に応答して前記コマンド信号からバイアスを除去し、前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項８に記載の省電力回路。
前記リフレッシュデコーダは、前記クロックイネーブル信号の前記第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に前記ダイナミックランダムアクセスメモリの所定のコンポーネントをディセーブルするようにさらに動作可能である、請求項８に記載の省電力回路。
前記第１の状態から前記第２の状態への前記クロックイネーブル信号の遷移の検出に応答して、前記ダイナミックランダムアクセスメモリの所定のコンポーネントをイネーブルするようにさらに動作可能である、請求項１０に記載の省電力回路。
前記リフレッシュデコーダは、
前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、自動リフレッシュコマンドを発生させるように動作可能である第１のデコーダと、
該第１のデコーダに結合されたタイマーであって、該タイマーは、該自動リフレッシュコマンドによってトリガされて、該自動リフレッシュコマンドの後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該自動リフレッシュコマンドに応答して、前記自動リフレッシュ信号ならびに前記第１および第２の制御信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２の制御信号を終了させるように動作可能である、第２のデコーダと
を含み、ここで、前記第２のデコーダが、
前記第１の制御信号を前記第１のセットのうちの入力バッファに適用することで、前記自動リフレッシュサイクルの間に前記第１のセットのうちの前記入力バッファをディセーブルし、
前記第１の制御信号を前記第１のセットのうちの前記入力バッファから除去することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちの前記入力バッファをイネーブルし、
前記第２の制御信号を前記バイアス回路に適用することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちの前記入力バッファのうちの少なくともいくつかがイネーブル状態にされるよりも前に、前記バイアスされたコマンド信号をアサートさせ、
前記第２の制御信号を前記バイアス回路から除去することで、前記自動リフレッシュサイクルの終了時に前記第１のセットのうちのすべての前記入力バッファがイネーブル状態にされた後に、前記バイアスされたコマンド信号をアサートさせるためのバイアスを解除して、前記各内部コマンド信号のうちの少なくとも一つを再びアサートする
ということによって、前記入力バッファにスプリアスな信号が発生することを防止する
ように動作可能である
ことを特徴とする、請求項１に記載の省電力回路。
外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファ
をさらに含み、
前記リフレッシュデコーダが、クロックイネーブル信号およびデータマスク信号の各状態を検出するようにさらに動作可能であり、ここで前記クロックイネーブル信号および前記データマスク信号の状態にはそれぞれ第１の状態および前記第１の状態の論理的逆である第２の状態があり、
前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに該クロックイネーブル信号の前記第１の状態および該データマスク信号の前記第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行するように動作可能であり、
前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の前記第２の状態および該データマスク信号の前記第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するように動作可能であり、
前記リフレッシュデコーダが、該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該クロックイネーブル信号の前記第１の状態および該データマスク信号の前記第２の状態の検出に応答して、前記第１および第２の制御信号を発生させるように動作可能であり、
前記リフレッシュデコーダが、該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２の制御信号を発生させ、そして自動リフレッシュコマンドのデコード、ならびに、該クロックイネーブル信号の前記第２の状態および該データマスク信号の前記第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能である
ことを特徴とする、請求項１記載の省電力回路。
前記クロック入力バッファは、前記第１の制御信号によってディセーブルされる、請求項１３に記載の省電力回路。
前記クロックイネーブル信号の前記第１の状態および前記データマスク信号の前記第２の状態が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２の制御信号を終了させるように動作可能であり、該クロックイネーブル信号の前記第２の状態および該データマスク信号の前記第２の状態が検出された場合、該リフレッシュデコーダは、該自動リフレッシュの終了時に該第１および該第２の制御信号の発生を継続するようにさらに動作可能である、請求項１３に記載の省電力回路。
外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
各内部コマンド信号を発生させるために、各外部端子に印加され、第１のセットの入力バッファを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１の制御信号によってディセーブルされ、該コマンド信号発生器は、第２の制御信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスして、そのバイアスが施されている間には、バイアスされたコマンド信号をアサートするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と
を含み、前記ＤＲＡＭが前記入力バッファにスプリアスな信号が発生することを防止する
ことを特徴とする、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）において使用される請求項１記載の省電力回路。
コンピュータシステムにおいて使用されるＤＲＡＭにおいて使用される請求項１６記載の省電力回路であって、
プロセッサバスを有するプロセッサと、
データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または前記第１の状態の論理的逆である第２の状態を有する、前記ダイナミックランダムアクセスメモリに接続したメモリコントローラと
を含み、
前記入力バッファにスプリアスな信号が発生することを防止する
ことを特徴とする省電力回路。
コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行するための、請求項１記載の省電力回路の使用方法であって、
該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
該自動リフレッシュサイクルの間に、少なくとも１つの内部コマンド信号をバイアスして、そのバイアスが施されている間には、バイアスされたコマンド信号をアサートするステップと、
該自動リフレッシュサイクルの終了時に、該バイアスを該少なくとも１つの内部コマンド信号から除去して、前記バイアスされたコマンド信号をアサートさせるためのバイアスを解除して、前記各内部コマンド信号のうちの少なくとも一つを再びアサートしてから、該第１のセットの入力バッファをイネーブルするステップと、
前記クロック入力バッファを前記自動リフレッシュサイクルのうちの少なくとも一部のあいだにディセーブルし、前記自動リフレッシュサイクルの終了時に前記クロック入力バッファを再度イネーブルするステップと
を包含する方法。
前記ダイナミックランダムアクセスメモリは、クロック入力バッファを介して該ダイナミックランダムアクセスメモリに印加されるクロック信号と同期して動作するシンクロナスダイナミックランダムアクセスメモリを含む、請求項１８に記載の方法。
少なくとも一部の前記自動リフレッシュサイクルの間に前記クロック入力バッファをディセーブルするステップ、および該自動リフレッシュサイクルの終了時に該クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項１９に記載の方法。
前記コマンド信号のバイアスを除去し、前記第１のセットの入力バッファをイネーブルする動作は、
該クロック入力バッファを介して結合された該クロック信号を検査するステップと、
該クロック信号の所定の遷移を検出するステップと、
前記コマンド信号から前記バイアスを除去するステップおよび該クロック信号の所定の遷移の検出に応答して、該第１のセットの入力バッファをイネーブルするステップと
を包含する、請求項２０に記載の方法。
前記クロック信号の所定の遷移の検出に応答して、前記コマンド信号からのバイアスを除去し、前記第１のセットの前記入力バッファをイネーブルする動作は、該コマンド信号から該バイアスを除去し、該第１のセットの該入力バッファをイネーブルするために、該所定の遷移を検出した後、所定の持続時間だけ待機するステップをさらに包含する、請求項２１に記載の方法。
前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移を検出した後で、前記クロック信号の半周期だけ待機するステップを包含する、請求項２２に記載の方法。
前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移を待機するステップを包含する、請求項２２に記載の方法。
前記所定の遷移は、前記クロック入力バッファに印加される前記クロック信号の立ち上がりエッジを含み、前記第２の遷移は、該クロック入力バッファに印加されるクロック信号の立ち下がりエッジを含む、請求項２４に記載の方法。
前記バイアスされたコマンド信号は、ノーオペレーションメモリコマンド信号である、請求項１８に記載の方法。
コマンド信号の状態を検出するステップと、
該コマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に前記コマンド信号のバイアスおよび前記第１のセットの入力バッファのディセーブルを継続するステップと、
該第１の状態から前記第１の状態の論理的逆である第２の状態への該コマンド信号の遷移の検出に応答して、該コマンド信号からバイアスを除去し、該第１のセットの入力バッファをイネーブルするステップと
を包含する、請求項１８に記載の方法。
前記コマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、前記ダイナミックランダムアクセスメモリの所定のコンポーネントをディセーブルするステップと、
該第１の状態から第２の状態への前記コマンド信号の遷移の検出に応答して、該ダイナミックランダムアクセスメモリの所定のコンポーネントをイネーブルするステップと
をさらに包含する、請求項２７に記載の方法。
前記ダイナミックランダムアクセスメモリは、アドレス信号が結合される入力バッファの第２のセットをさらに含み、前記方法は、
前記自動リフレッシュサイクルの実行の間に、該２のセットの入力バッファをディセーブルするステップと、
該自動リフレッシュサイクルの終了時において、該第２のセットの入力バッファをイネーブルするステップと
をさらに包含する、請求項１８に記載の方法。
自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
クロックイネーブル信号の状態を検出するステップと、
自動リフレッシュコマンドおよび該クロックイネーブル信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
自動リフレッシュコマンドおよび該クロックイネーブル信号の前記第１の状態の論理的逆である第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップと
をさらに包含し、前記入力バッファにスプリアスな信号が発生することを防止する
ことを特徴とする、請求項１８記載の方法。
前記ＤＲＡＭは、クロック信号バッファを介して該ＤＲＡＭに印加されるクロック信号と同期して動作するシンクロナスダイナミックランダムアクセスメモリを含む、請求項３０に記載の方法。
前記自動リフレッシュの少なくとも一部の間に、前記クロック入力バッファをディセーブルするステップ、および前記クロックイネーブル信号の第１の状態が検出される場合、該自動リフレッシュの終了時に、該クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項３１に記載の方法。
自動リフレッシュコマンド、ならびに該クロックイネーブル信号の前記第１の状態および該データマスク信号の前記第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
自動リフレッシュコマンド、ならびに該クロックイネーブル信号の前記第２の状態および該データマスク信号の前記第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップと
をさらに包含する、請求項３０記載の方法。
前記ＳＤＲＡＭの低電力自動リフレッシュを実行する動作は、前記少なくとも一部の低電力自動リフレッシュの間に、前記クロック入力バッファをディセーブルするステップをさらに包含する、請求項３３に記載の方法。
前記クロックイネーブル信号の前記第１の状態が検出される場合、前記自動リフレッシュの終了時に、前記クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項３４に記載の方法。