KR100324821B1 - 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치 - Google Patents

반도체 메모리 소자의 자동 리프레쉬 방법 및 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에서의 자동 리프레쉬 모드동작때의 소비 전력을 줄일 수 있도록 한 자동 리프레쉬 방법 및 장치에 관한 것으로, 자동 리프레쉬 동작중에는 입력 버퍼들의 동작을 직접 디스에이블시키거나 그 입력 버퍼들을 제어하는 입력 버퍼 제너레이터의 동작을 디스에이블시킴으로써 소비 전류를 줄이게 된다.

Description

반도체 메모리 소자의 자동 리프레쉬 방법 및 장치{Auto refresh method of semiconductor memory device and the apparatus thereof}
본 발명은 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치에 관한 것으로, 보다 상세하게는 디램 또는 싱크로너스 디램 등과 같은 반도체 메모리 소자에서 메모리 셀의 데이터를 자동 리프레쉬하는 방법 및 장치에 관한 것이다.
디램(DRAM), 에스 디램(SDRAM) 등과 같은 반도체 메모리 소자는 메모리 셀에 저장되어 있는 데이터를 안정적으로 유지시키기 위해 주기적으로 또는 비주기적으로 셀프 리프레쉬(self refresh) 또는 자동 리프레쉬(auto refresh) 명령에 의해 데이터를 리프레쉬한다.
도 1은 종래의 자동 리프레쉬 회로의 구성도이고, 도 2는 일반적인 클럭 인에이블신호에 대한 버퍼 제어신호의 생성을 설명하는 타이밍도이다.
클럭 버퍼(10)는 외부에서 입력되는 클럭신호(clk)를 버퍼링하여 입력 버퍼 제너레이터(14)로 보내고, 클럭 인에이블 버퍼(12)는 외부에서 입력되는 클럭 인에이블신호(cke)를 버퍼링하여 상기 입력 버퍼 제너레이터(14)로 보낸다. 리프레쉬 모드로 진입할 때 상기 클럭 인에이블신호(cke)가 하이레벨이면 자동 리프레쉬동작을 수행하고, 로우레벨이면 셀프 리프레쉬동작을 수행한다.
상기 입력 버퍼 제너레이터(14)는 상기 버퍼들(10,12)로부터의 신호를 받아 입력버퍼 즉, 명령 버퍼(16), 어드레스 버퍼(24), 데이터 입력 버퍼(26)를 인에이블시키거나 디스에이블시키는 제어신호(buffer_gen)를 출력한다.
상기 명령 버퍼(16)는 상기 입력 버퍼 제너레이터(14)로부터의 제어신호(buffer_gen)와 외부로부터 입력되는 TTL레벨의 칩 선택 바신호(csb), 라스바 신호(rasb), 카스바 신호(casb), 라이트 인에이블바 신호(web)를 내부적으로 사용가능한 CMOS레벨로 버퍼링하고, 명령 디코더(18)는 그 명령 버퍼(16)로부터의 신호를 해독하여 자동 리프레쉬 모드로 진입하는 단계로 판단되면 그에 해당하는 소정 레벨의 신호(aref)를 로오 액티브 제어레이터(20)로 보낸다. 이어, 지연 제너레이터(22)는 상기 로오 액티브 제너레이터(20)에서 출력되는 로오 액티브신호(row_active)를 받아 라스 사이클 타임(tRAS)만큼 지연된 신호(rRAS_delay)를 상기 로오 액티브 제너레이터(20) 로 피드백시킨다.
그런데, 통상적으로 상기 입력 버퍼(명령 버퍼(16), 어드레스 버퍼(24), 데이터 입력 버퍼(26))는 클럭 인에이블신호(cke)의 상태에 따라 입력 버퍼 제너레이터(14)에서 만들어진 제어신호(buffer_gen)에 의해 온/오프 된다. 그러므로 자동 리프레쉬 모드에서 상기 클럭 인에이블신호(cke)가 하이이므로 상기 입력 버퍼들은 여전히 제기능을 수행한다.
하나의 입력 버퍼가 온일 때 흐르는 전류는 수십 μA에서 수백 μA가 되고, 하나의 칩에는 수 십개의 입력 버퍼들이 존재하므로, 이 칩이 자동 리프레쉬 모드에 있을 때 입력 버퍼로 흐르는 전류는 모두 수 mA에서 수십 mA가 된다.
따라서, 자동 리프레쉬 모드동안에는 외부 명령이 입력되는 입력 버퍼들을 인에이블시킬 필요가 없음에도 불구하고 계속 동작하고 있으므로, 불필요한 전력 소비가 발생한다.
따라서, 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 반도체 메모리 소자에서의 자동 리프레쉬 모드 동작시 입력버퍼들을 디스에이블시켜 소비 전력을 줄일 수 있도록 한 자동 리프레쉬 방법 및 장치를 제공함에 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 다수의 입력버퍼를 갖는 반도체 메모리 소자의 자동 리프레쉬 방법은, 외부에서 입력된 신호들을 버퍼링하는 단계와, 상기 버퍼링된 신호들 중 하나를 디코딩하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 단계와, 상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 단계와, 상기 로오 액티브 신호에 응답하여 라스 사이클 타임만큼 지연된 지연신호를 발생시키는 단계와, 상기 다수의 입력버퍼들 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클력신호들, 상기 자동 리프레쉬 신호 및 상기 지연신호를 조합해서 상기 다수의 입력버퍼를 제어하는 제어신호를 발생시키는 단계와, 상기 제어신호에 응답하여 자동 리프레쉬 모드로의 진입시 상기 다수의 입력버퍼들을 디스에이블시키는 단계를 구비한 것을 특징으로 한다.본 발명의 다른 실시예에 따른 다수의 입력버퍼를 갖는 반도체 메모리 소자의 자동 리프레쉬 방법은, 상기 다수의 입력버퍼들 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들의 조합에 의해 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 단계와, 외부에서 입력된 신호들을 버퍼링하는 단계와, 상기 버퍼링된 신호들 중 하나를 디코딩하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 단계와, 상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 단계와, 상기 로오 액티브 신호에 응답하여 라스 사이클 타임만큼 지연된 지연신호를 발생시키는 단계와, 상기 자동 리프레쉬 신호 및 상기 지연신호를 조합하여 상기 다수의 입력버퍼를 제어하는 제2 제어신호를 발생시키는 단계와, 상기 제1 및 제2 제어신호를 조합해서 자동 리프레쉬 모드로의 진입시 상기 다수의 입력버퍼들을 디스에이블시키는 단계를 구비한 것을 특징으로 한다.본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치는, 다수의 입력 버퍼와, 상기 다수의 입력 버퍼 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들을 입력받아 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 입력 버퍼 제너레이터와, 상기 다수의 입력 버퍼 중에서 명령 버퍼로부터 출력된 신호를 해독하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 명령 디코더와, 상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와, 상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와, 상기 명령 디코더로부터의 상기 자동 리프레쉬 신호 및 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 상기 다수의 입력 버퍼의 동작을 제어하는 제2 제어신호를 발생시키는 자동 리프레쉬 제너레이터를 구비하고, 상기 다수의 입력버퍼는 자동 리프레쉬 모드로의 진입시 상기 제1 및 제2 제어신호에 의해 디스에이블되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치는, 다수의 입력 버퍼와, 상기 다수의 입력 버퍼 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들을 조합해서 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 입력 버퍼 제너레이터와, 상기 다수의 입력 버퍼 중에서 명령 버퍼로부터의 신호를 해독하여 자동 리프레쉬 신호를 발생시키는 명령 디코더와, 상기 명령 디코더로부터의 상기 자동 리프레쉬 신호를 입력받아 상기 다수의 입력버퍼를 제어하는 제2 제어신호를 발생시키는 자동 리프레쉬 제너레이터와, 상기 제2 제어신호를 입력받아 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와, 상기 자동 리프레쉬 제너레이터로부터의 상기 제2 제어신호를 입력받아 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 자동 리프레쉬 제너레이터로 피드백시키는 지연 제너레이터를 구비하고, 상기 다수의 입력버퍼는 상기 제1 및 제2 제어신호에 의해 자동 리프레위 모드로의 진입시 디스에이블되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치는, 다수의 입력 버퍼와, 상기 다수의 입력버퍼 중에서 명령버퍼로부터의 신호를 해독하여 자동 리프레쉬 신호를 발생시키는 명령 디코더와, 상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와, 상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와, 상기 명령 디코더로부터의 상기 자동 리프레쉬 신호와 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 제1 제어신호를 발생시키는 자동 리프레쉬 제너레이터와, 상기 다수의 입력버퍼 중에서 클럭버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들 및 상기 자동 리프레쉬 제너레이터로부터의 상기 제1 제어신호를 입력받아 상기 다수의 입력 버퍼의 동작을 제어하는 제2 제어신호를 발생시키는 입력 버퍼 제너레이터를 구비하고, 상기 다수의 입력버퍼는 상기 입력 버퍼 제너레이터로부터의 상기 제2 제어신호에 의해 자동 리프레쉬 모드로의 진입시 디스에이블되는 것을 특징으로 한다.본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치는, 다수의 입력버퍼와, 상기 다수의 입력버퍼 중에서 명령버퍼로부터 출력된 신호를 해독하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 명령 디코더와, 상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와, 상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와, 상기 다수의 입력버퍼 중에서 클럭버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들, 상기 명령 디코더로부터의 상기 자동 리프레쉬 신호, 및 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 상기 다수의 입력 버퍼의 동작을 제어하는 제어신호를 발생시키는 자동 리프레쉬 제너레이터를 구비하고, 상기 다수의 입력버퍼는 자동 리프레쉬 모드로의 진입시 상기 제어신호에 의해 디스에이블되는 것을 특징으로 한다.
도 1은 종래의 자동 리프레쉬 회로의 구성도,
도 2는 일반적인 클럭 인에이블신호에 대한 버퍼 제어신호의 생성을 설명하는 타이밍도,
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도,
도 4는 본 발명에 채용되는 입력 버퍼 제너레이터의 일예에 따른 내부 회로도,
도 5는 본 발명에 채용되는 입력 버퍼 제너레이터의 다른 예에 따른 내부회로도,
도 6은 본 발명에 채용되는 입력 버퍼 제너레이터의 또다른 예에 따른 내부 회로도,
도 7은 본 발명에 채용되는 입력 버퍼 제너레이터의 또다른 예에 따른 내부 회로도,
도 8은 본 발명의 일실시예에 따른 입력 버퍼 제너레이터의 동작 타이밍도,
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬장치의 블록도,
도 10은 본 발명의 또다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도
도 11은 본 발명의 또다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도,
도 12는 본 발명의 또다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10,30,50,70,90,110 : 클럭 버퍼
12,32,52,72,92,112 : 클럭 인에이블 버퍼
14,34,54,74,94,114 : 입력 버퍼 제너레이터
16,36,56,76,96,116 : 명령 버퍼
18,38,58,78,98,118 : 명령 디코더
20,40,60,80,100,126 : 로오 액티브 제너레이터
22,42,62,88,102,128 : 지연 제너레이터
24,44,64,82,104,120 : 어드레스 버퍼
26,46,66,84,106,122 : 데이터 입력 버퍼
68,86,108,124 : 자동 리프레쉬 제너레이터
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도로서, 클럭 버퍼(30)는 종래와 마찬가지로 외부에서 입력되는 클럭신호(clk)를 버퍼링하여 입력 버퍼 제너레이터(34)로 보내고, 클럭 인에이블 버퍼(32)는 외부에서 입력되는 클럭 인에이블신호(cke)를 버퍼링하여 상기 입력 버퍼 제너레이터(34)로 보낸다.
상기 입력 버퍼 제너레이터(34)는 해당 반도체 메모리 소자가 자동 리프레쉬 모드로 진입하게 됨에 따라 발생되는 후술하는 명령 디코더(38)로부터의 자동 리프레쉬 신호(aref)를 입력받게 됨에 따라 다수의 입력 버퍼 즉, 명령 버퍼(36), 어드레스 버퍼(44), 데이터 입력 버퍼(46)를 제어하는 제어신호(buffer_gen)를 출력한다.
상기 명령 버퍼(36)는 상기 입력 버퍼 제너레이터(34)로부터의 제어 신호(buffer_gen)에 의해 동작 제어되고, 외부로부터 입력되는 TLL 레벨의 칩 선택 바신호(csb), 라스바 신호(rasb), 카스바 신호(casb), 라이트 인에이블바 신호(web)를 내부적으로 사용가능한 CMOS 레벨로 버퍼링한다. 상기 명령 디코더(38)는 그 명령 버퍼(36)로부터의 신호를 해독하여 자동 리프레쉬 모드로 진입하는 단계로 판단되면 그에 해당하는 소정 레벨의 자동 리프레쉬 신호(aref)를 상기 입력 버퍼 제너레이터(34)와 로오 액티브 제너레이터(40)로 보낸다.
지연 제너레이터(42)에서는 상기 로오 액티브 제너레이터(40)에서 출력되는 로오 액티브신호(row_active)를 입력받아 라스 사이클 타임(tRAS)을 보장해 주는 지연기를 거쳐 지연신호(tRAS_delay)를 인에이블시킨다. 상기 지연신호(tRAS_delay)는 상기 로오 액티브 제너레이터(40)와 상기 입력 버퍼 제너레이터(34)로 피드백된다.
여기서, 본 발명의 실시예에서는 자동 리프레쉬 모드로 진입하게 되면 내부적으로 자동 리프레쉬 신호(aref)와 로오 액티브신호(row_active)가 인에이블되고 일정시간 후에 로오 액티브신호(row_active)를 디스에이블시킨다. 상기 일정시간은 라스 사이클 타임(tRAS)이라는 AC 파라미터를 위한 내부적인 지연으로서 이 지연을 tRAS_delay라 한다.
그리고, 본 발명의 실시예에 따라 상기 입력 버퍼 제너레이터(34)는 도 4∼도 7과 같이 구성될 수 있다.
도 4에 따르면, 상기 입력 버퍼 제너레이터(34)는 상기 명령 디코더(38)로부터의 자동 리프레쉬 신호(aref)를 입력받아 지연시키는 지연기(1), 상기 지연 제너레이터(42)로부터의 신호(tRAS_delay)를 입력받아 지연시키는 지연기(2), 상기 지연기들(1,2)의 출력신호를 래치시키는 노어 게이트 로직의 래치(LT1) 및, 상기 클럭 인에블 버퍼(32)로부터의 클럭신호(cked)와 상기 래치회로(LT1)의 출력신호를 입력받아 낸드 처리하여 최종적인 제어신호(buffer_gen)를 생성하는 낸드로직(ND1,IV1)으로 구성된다.
여기서, 예를 들어 상기 자동 리프레쉬 신호(aref)가 인에이블되었을 때 하이이고, 상기 지연신호(tRAS_delay)가 인에이블되었을 때 로우이면 상기 지연기(1)는 짝수개의 인버터로 구성되고, 상기 지연기(2)는 홀수개의 인버터로 구성된다.
도 5에 따르면, 상기 입력 버퍼 제너레이터(34)는 상기 명령 디코더(38)로부터의 자동 리프레쉬 신호(aref)를 입력받아 지연시키는 지연기(3), 상기 지연 제너레이터(42)로부터의 지연신호(tRAS_delay)를 입력받아 지연시키는 지연기(4), 상기 지연기들(3,4)의 출력신호를 래치시키는 낸드 게이트 로직의 래치회로(LT2), 및 상기 래치회로(LT2)의 출력신호를 인버터(IV2)에 의해 반전시킨 신호와 상기 클럭 인에이블 버퍼(32)로부터의 클럭신호(cked)를 입력받아 낸드 처리하여 최종적인 제어신호(buffer_gen)를 생성하는 낸드 로직(ND2,IV3)으로 구성된다.
도 6에 따르면, 상기 입력 버퍼 제너레이터(34)는 상기 명령 디코더(38)로부터의 자동 리프레쉬 신호(aref)를 입력받아 지연시키는 지연기(5), 상기 지연 제너레이터(42)로부터의 신호(tRAS_delay)를 입력받아 지연시키는 지연기(6), 상기 지연기들(5,6)의 출력신호를 래치시키는 노어 게이트 로직의 래치회로(LT3) 및, 상기 클럭 인에이블 버퍼(32)로부터의 클럭신호(cked)를 인버터(IV4)에 의해 반전시킨 신호와 상기 래치(LT3)의 출력신호를 인버터(IV5)를 통해 반전시킨 신호를 입력받아 노어 처리하여 최종적인 제어신호(bufer_gen)를 생성하는 노어 게이트(NOR1)로 구성된다.
도 7에 따르면, 상기 입력 버퍼 제너레이터(34)는 상기 명령 디코더(38)로부터의 자동 리프레쉬 신호(aref)를 입력받아 지연시키는 지연기(7), 상기 지연 제너레이터(42)로부터의 신호(tRAS_delay)를 입력받아 지연시키는 지연기(8),상기 지연기들(7,8)의 출력신호를 래치시키는 낸드 게이트 로직의 래치회로(LT4) 및, 상기 클럭 인에이블 버퍼(32)로부터의 클럭신호(cked)를 인버터(IV6)를 통해 반전시킨 신호와 상기 래치회로(LT4)의 출력신호를 입력받아 노어 처리하여 최종적인 제어신호(buffer_gen)를 생성하는 노어 게이트(NOR2)로 구성된다.
상기한 구성으로 된 도 3의 실시예의 동작에 대해 도 8의 타이밍도를 참조하여 설명하면, 외부 자동 리프레쉬 명령(즉, cke=하이, csb=로우, rasb=로우, web=하이)에 의해 명령 디코더(38)의 자동 리프레쉬 신호(aref)가 인에이블된다. 이 자동 리프레쉬 신호(aref)에 의해 로오 액티브 제너레이터(40)에서 로오 액티브 신호(row_active)를 인에이블시키고, 입력 버퍼 제너레이터(34)에서의 제어신호(buffer_gen)는 디스에이블된다. 지연 제너레이터(42)에서는 인에이블된 로오 액티브신호(row_active)를 받아 라스 사이클 타임(tRAS)을 보장해주는 지연기를 거쳐 지연신호(tRAS_delay)를 인에이블시키고, 입력 버퍼 제너레이터(34)에서 제어신호(buffer_gen)를 인에이블시켜 외부 자동 리프레쉬 명령이 입력된 시점에서 tRC 후에 입력되는 외부 명령을 위해 입력 버퍼(즉, 명령 버퍼(36), 어드레스 버퍼(44), 데이터 입력 버퍼(46))를 온시키게 된다.
도 9는 본 발명의 다른 실시에에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도로서, 도 3의 구성과 거의 유사하고 차이나는 점은 자동 리프레쉬 제너레이터(68)를 추가로 구비한다는 것이 차이난다. 상기 자동 리프레쉬 제너레이터(68)는 명령 디코더(58)로부터의 자동 리프레쉬 신호(aref)와 지연 제너레이터(62)로 부터의 지연신호(tRAS_delay)를 입력받아 제어신호(aref-gen)를 생성한다.
이 제어신호(aref_gen)는 입력 버퍼들(즉, 명령버퍼(56), 어드레스 버퍼(64), 데이터 입력 버퍼(66))로 입력되어 입력 버퍼 제너레이터(54)에서의 제어신호(buffer_gen)와 함께 상기 입력 버퍼들(56, 64, 66)을 제어한다.
즉, 상기 입력 버퍼 제너레이터(54)로부터의 제어신호(buffer_gen)와 상기 자동 리프레쉬 제너레이터(68)로부터의 제어신호(aref_gen)가 모두 인에이블될때만 상기 입력 버퍼들(56, 64, 66)의 동작을 인에이블시킨다. 상기 입력 버퍼 제너레이터(54)로부터의 제어신호(buffer_gen)와 상기 자동 리프레쉬 제너레이터(68)로부터의 제어신호(aref_gen) 중에서 어느 하나만 디스에이블되어도 상기 입력 버퍼들(56, 64, 66)의 동작을 디스에이블시킨다.
도 10은 본 발명의 또다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도로서, 상술한 도 9와 구성요소의 수에서는 동일하지만 상호 연관관계에서 차이난다.
즉, 도 10에서 자동 리프레쉬 제너레이터(86)는 명령 디코더(78)로부터의 자동 리프레쉬 신호(aref)를 입력받음에 따라 인에이블된 제어신호(aref-gen)를 출력시킨다. 이때 상기 자동 리프레쉬 제너레이터(86)는 그 제어신호(aref-gen)와는 다른 하나의 신호를 인에이블시켜 지연 제너레이터(88)로 보낸다. 여기서 상기 제어신호(aref-gen)와는 다른 하나의 신호를 상기 제어신호(aref-gen)로 하여도 무방하다.
이 신호가 지연 제너레이터(88)로 입력됨에 따라 지연기를 거친 지연신호(tRAS_delay)가 자동 리프레쉬 제너레이터(86)로 피드백되어 그 자동 리프레쉬 제너레이터(86)의 제어신호(aref-gen)를 디스에이블시킨다.
상기 제어신호(aref-gen)는 입력 버퍼들(즉, 명령 버퍼(76), 어드레스 버퍼(82), 데이터 입력 버퍼(84))과 로오 액티브 제너레이터(80)로 입력되어 이들 회로를 제어한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도로서, 도 9의 구성과 거의 유사하고 다만 차이나는 점은 도 9의 경우 자동 리프레쉬 제너레이터(68)에서의 제어신호(aref-gen)를 입력 버퍼들(명령 버퍼(56), 어드레스 버퍼(64), 데이터 입력 버퍼(66))로 입력되게 하였으나, 도 11에서는 자동 리프레쉬 제너레이터(108)로부터의 제어신호(aref-gen)를 입력 버퍼 제너레이터(94)로 입력되게 하여 그 입력 버퍼 제너레이터(94)의 제어신호(buffer-gen)를 제어하도록 하였다.
즉, 도 11에서는 클럭 인에이블신호(cke)가 로우이거나 제어신호(aref-gen)가 인에이블되면 상기 입력 버퍼 제너레이터(94)에서 출력되는 제어신호(buffer-gen)는 디스에이블된다. 그로 인해 입력 버퍼들(즉, 명령 버퍼(96), 어드레스(104), 데이터 입력 버퍼(106))의 동작이 디스에이블된다. 그 외에는 상기 제어신호(buffer_gen)을 인에이블시킨다.
도 12는 본 발명의 또다른 실시예에 따른 반도체 메모리 소자의 자동 리프레쉬 장치의 블록도로서, 도 10의 구성과 거의 유사하고 다만 차이나는 점은 도 10의경우 자동 리프레쉬 제너레이터(86)에서의 제어신호(aref-gen)를 입력 버퍼들(명령버퍼(76), 어드레스 버퍼(82), 데이터 입력 버퍼(84))로 입력되게 하였으나, 도 12에서는 입력 버퍼 제너레이터(114)로 입력되게 하여 그 입력 버퍼 제너레이터(114)의 출력신호(buffer-gen)를 제어하도록 하였다.
즉, 도 12에서는 자동 리프레쉬 제너레이터(124)는 명령 디코더(118)로부터의 자동 리프레쉬 신호(aref)를 입력받음에 따라 인에이블된 제어신호(aref-gen)를 출력시킨다. 이때, 상기 자동 리프레쉬 제너레이터(124)는 그 제어신호(aref-gen)와는 다른 하나의 신호를 인에이블시켜 지연 제너레이터(128)로 보낸다. 여기서 상기 제어신호(aref-gen)와는 다른 하나의 신호를 상기 제어신호(aref-gen)로 하여도 무방하다.
이 신호가 지연 제너레이터(128)로 입력됨에 따라 지연기를 거친 지연신호(tRAS_delay)가 자동 리프레쉬 제너레이터(124)로 피드백되어 그 자동 리프레쉬 제너레이터(124)의 제어신호(aref-gen)를 디스에이블시킨다.
상기 제어신호(aref-gen)는 입력 버퍼 제너레이터(114)로 입력되어 명령 버퍼(116), 어드레스 버퍼(120), 및 데이터 입력버퍼(122)를 제어한다.
이상 설명한 바와 같은 본 발명에 의하면, 자동 리프레쉬 동작중에는 입력버퍼들의 동작을 직접 제어한다거나 그 입력 버퍼들을 제어하는 입력 버퍼 제너레이터의 동작을 제어함으로써, 즉 자동 리프레쉬 동작시 입력 버퍼들을 디스에이블시킴으로써 소비 전류를 줄일 수 있게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (15)

  1. 다수의 입력버퍼를 갖는 반도체 메모리 소자의 자동 리프레쉬 방법에 있어서,
    외부에서 입력된 신호들을 버퍼링하는 단계와,
    상기 버퍼링된 신호들 중 하나를 디코딩하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 단계와,
    상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 단계와,
    상기 로오 액티브 신호에 응답하여 라스 사이클 타임만큼 지연된 지연신호를 발생시키는 단계와,
    상기 다수의 입력버퍼들 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클력신호들, 상기 자동 리프레쉬 신호 및 상기 지연신호를 조합해서 상기 다수의 입력버퍼를 제어하는 제어신호를 발생시키는 단계와,
    상기 제어신호에 응답하여 자동 리프레쉬 모드로의 진입시 상기 다수의 입력버퍼들을 디스에이블시키는 단계를 구비한 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 방법.
  2. 다수의 입력버퍼를 갖는 반도체 메모리 소자의 자동 리프레쉬 방법에 있어서,
    상기 다수의 입력버퍼들 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들의 조합에 의해 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 단계와,
    외부에서 입력된 신호들을 버퍼링하는 단계와,
    상기 버퍼링된 신호들 중 하나를 디코딩하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 단계와,
    상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 단계와,
    상기 로오 액티브 신호에 응답하여 라스 사이클 타임만큼 지연된 지연신호를 발생시키는 단계와,
    상기 자동 리프레쉬 신호 및 상기 지연신호를 조합하여 상기 다수의 입력버퍼를 제어하는 제2 제어신호를 발생시키는 단계와,
    상기 제1 및 제2 제어신호를 조합해서 자동 리프레쉬 모드로의 진입시 상기 다수의 입력버퍼들을 디스에이블시키는 단계를 구비한 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 방법.
  3. 다수의 입력 버퍼와,
    상기 다수의 입력 버퍼 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들을 입력받아 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 입력 버퍼 제너레이터와,
    상기 다수의 입력 버퍼 중에서 명령 버퍼로부터 출력된 신호를 해독하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 명령 디코더와,
    상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와,
    상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와,
    상기 명령 디코더로부터의 상기 자동 리프레쉬 신호 및 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 상기 다수의 입력 버퍼의 동작을 제어하는 제2 제어신호를 발생시키는 자동 리프레쉬 제너레이터를 구비하고,
    상기 다수의 입력버퍼는 자동 리프레쉬 모드로의 진입시 상기 제1 및 제2 제어신호에 의해 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  4. 제 5항에 있어서,
    상기 다수의 입력 버퍼는 상기 입력 버퍼 제너레이터로부터의 상기 제1 제어신호와 상기 자동 리프레쉬 제너레이터로부터의 상기 제2 제어신호가 모두 인에이블되었을때만 동작 인에이블되는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  5. 다수의 입력 버퍼와,
    상기 다수의 입력 버퍼 중에서 클럭 버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들을 조합해서 상기 다수의 입력버퍼를 제어하는 제1 제어신호를 발생시키는 입력 버퍼 제너레이터와,
    상기 다수의 입력 버퍼 중에서 명령 버퍼로부터의 신호를 해독하여 자동 리프레쉬 신호를 발생시키는 명령 디코더와,
    상기 명령 디코더로부터의 상기 자동 리프레쉬 신호를 입력받아 상기 다수의 입력버퍼를 제어하는 제2 제어신호를 발생시키는 자동 리프레쉬 제너레이터와,
    상기 제2 제어신호를 입력받아 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와,
    상기 자동 리프레쉬 제너레이터로부터의 상기 제2 제어신호를 입력받아 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 자동 리프레쉬 제너레이터로 피드백시키는 지연 제너레이터를 구비하고,
    상기 다수의 입력버퍼는 상기 제1 및 제2 제어신호에 의해 자동 리프레위 모드로의 진입시 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  6. 제 7항에 있어서,
    상기 자동 리프레쉬 제너레이터는 자동 리프레쉬 모드로의 진입시 상기 다수의 입력 버퍼를 디스에이블시킨 후에 상기 라스 사이클 타임만큼 지연된 신호가 인에이블되면 상기 다수의 입력 버퍼를 인에이블시키는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  7. 제 7항에 있어서,
    상기 자동 리프레쉬 제너레이터는 상기 다수의 입력 버퍼를 제어할 때 상기 로오 액티브 제너레이터의 동작도 함께 제어하는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  8. 다수의 입력 버퍼와,
    상기 다수의 입력버퍼 중에서 명령버퍼로부터의 신호를 해독하여 자동 리프레쉬 신호를 발생시키는 명령 디코더와,
    상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와,
    상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와,
    상기 명령 디코더로부터의 상기 자동 리프레쉬 신호와 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 제1 제어신호를 발생시키는 자동 리프레쉬 제너레이터와,
    상기 다수의 입력버퍼 중에서 클럭버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들 및 상기 자동 리프레쉬 제너레이터로부터의 상기 제1 제어신호를 입력받아 상기 다수의 입력 버퍼의 동작을 제어하는 제2 제어신호를 발생시키는 입력 버퍼 제너레이터를 구비하고,
    상기 다수의 입력버퍼는 상기 입력 버퍼 제너레이터로부터의 상기 제2 제어신호에 의해 자동 리프레쉬 모드로의 진입시 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  9. 제 10항에 있어서,
    상기 자동 리프레쉬 제너레이터는 자동 리프레쉬 모드로의 진입시 상기 입력 버퍼 제너레이터를 디스에이스블시켜 상기 다수의 입력 버퍼를 디스에이블시킨 후에 상기 라스 사이클 타임만큼 지연된 지연신호가 인에이블되면 상기 입력 버퍼 제너레이터를 인에이블시키는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  10. 제 10항에 있어서,
    상기 자동 리프레쉬 제너레이터는 상기 입력 버퍼 제너레이터를 제어할 때 상기 로오 액티브 제너레이터의 동작도 함께 제어하는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  11. 다수의 입력 버퍼와,
    상기 다수의 입력버퍼 중에서 명령버퍼로부터 출력된 신호를 해독하여 소정 레벨의 자동 리프레쉬 신호를 발생시키는 명령 디코더와,
    상기 자동 리프레쉬 신호에 응답하여 인에이블 또는 디스에이블되는 로오 액티브 신호를 발생시키는 로오 액티브 제너레이터와,
    상기 로오 액티브 신호에 따라 라스 사이클 타임만큼 지연된 지연신호를 발생시켜 상기 로오 액티브 제너레이터로 피드백시키는 지연 제너레이터와,
    상기 다수의 입력버퍼 중에서 클럭버퍼 및 클럭 인에이블 버퍼로부터의 클럭신호들, 상기 명령 디코더로부터의 상기 자동 리프레쉬 신호, 및 상기 지연 제너레이터로부터의 상기 지연신호를 조합하여 상기 다수의 입력 버퍼의 동작을 제어하는 제어신호를 발생시키는 자동 리프레쉬 제너레이터를 구비하고,
    상기 다수의 입력버퍼는 자동 리프레쉬 모드로의 진입시 상기 제어신호에 의해 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  12. 제 13항에 있어서,
    상기 입력 버퍼 제너레이터는,
    상기 명령 디코더로부터의 자동 리프레쉬 신호를 입력받아 지연시키는 제1 지연부와,
    상기 지연 제너레이터로부터의 지연신호를 입력받아 지연시키는 제2 지연부와,
    상기 제1 및 제2 지연부로부터의 출력신호를 래치시키는 노어 게이트 로직의 래치회로와,
    상기 클럭 인에이블 버퍼로부터의 클럭신호 및 래치회로로부터의 출력신호를 입력받아 최종 제어신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  13. 제 13항에 있어서,
    상기 입력 버퍼 제너레이터는,
    상기 명령 디코더로부터의 자동 리프레쉬 신호를 입력받아 지연시키는 제1 지연부와,
    상기 지연 제너레이터로부터의 지연신호를 입력받아 지연시키는 제2 지연부와,
    상기 제1 및 제2 지연부로부터의 출력신호를 래치시키는 낸드 게이트 로직의 래치회로와,
    상기 클럭 인에이블 버퍼로부터의 클럭신호 및 래치회로로부터의 출력신호를 반전시킨 신호를 입력받아 최종 제어신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  14. 제 13항에 있어서,
    상기 입력 버퍼 제너레이터는,
    상기 명령 디코더로부터의 자동 리프레쉬 신호를 입력받아 지연시키는 제1 지연부와,
    상기 지연 제너레이터로부터의 지연신호를 입력받아 지연시키는 제2 지연부와,
    상기 제1 및 제2 지연부로부터의 출력신호를 래치시키는 노어 게이트 로직의 래치회로와,
    상기 클럭 인에이블 버퍼로부터의 클럭신호를 반전시킨 신호 및 래치회로로부터의 출력신호를 반전시킨 신호를 입력받아 최종 제어신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
  15. 제 13항에 있어서,
    상기 입력 버퍼 제너레이터는,
    상기 명령 디코더로부터의 자동 리프레쉬 신호를 입력받아 지연시키는 제1 지연부와,
    상기 지연 제너레이터로부터의 지연신호를 입력받아 지연시키는 제2 지연부와,
    상기 제1 및 제2 지연부로부터의 출력신호를 래치시키는 낸드 게이트 로직의 래치회로와,
    상기 클럭 인에이블 버퍼로부터의 클럭신호를 반전시킨 신호 및 래치회로로부터의 출력신호를 입력받아 최종 제어신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 자동 리프레쉬 장치.
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