CN100397529C - 省电的静态存储器控制电路 - Google Patents

Abstract

本发明是有关于一种省电的静态存储器控制电路，由地址比较器来比较静态存储器读取时的目前地址信号以及前次地址资料，如果地址信号所表示的地址为相同时，则直接从缓冲器输出缓冲的资料，而不需致能存储器单元，以达省电的目的。

Description

省电的静态存储器控制电路

技术领域

本发明是关于一种静态存储器控制电路，尤指一种省电的静态存储器控制电路。

背景技术

一般而言，存储器主要区分为静态存储器(SRAM)以及动态存储器(DRAM)等二大类。其中，在相同的晶片面积下，动态存储器容量大于静态存储器四倍以上、但是在速度上，静态存储器却是比动态存储器快四倍以上。此外，静态存储器价格也远高于动态存储器、其耗电也大于动态存储器。故为了折衷价格与效能，在电脑中的设计上，常在中央处理器(CPU)与动态存储器的间加入部分静态存储器作为快取存储器(Cache)，以提供快取的功能。

图1是现有静态存储器的结构图。其中，地址解码器10是用以读取地址线的资料并进行地址解码，以输出地址信号来选择存储器单元14的特定存储器区段。晶片致能信号(-CS)用以致能存储器单元14，使其能对所选择的特定存储器区段进行存储器读写动作，当晶片致能信号(-CS)被作用、且操作致能信号(-OE)亦被作用，则可对存储器单元14进行读取，而将特定存储器区段所储存的资料经由缓冲器18的缓冲后输出至外部电路；而当晶片致能信号(-CS)被作用、且写入致能信号(-WE)亦被作用，则可对存储器单元14进行写入，以将由外部电路输入至缓冲器18的资料写入特定存储器区段。前述晶片致能信号、操作致能信号以及写入致能信号均使用低准位触发的模式，即以低准位为作用状态，高准位为不作用状态。

然而，近来可携式装置日益普及，要求的不只是快速，更要能达到省电的目的。以一般静态存储器的操作为例，在待命状态下，整个静态存储器只需要2微安培，然而在操作状态下(读取资料或写入资料时，即晶片致能信号为低准位)，整个静态存储器可能需要20毫安培，其功率消耗相差一万倍。加上静态存储器原本功率消耗就比较大，所以已知静态存储器在功率消耗的部份有许多改进的空间。

发明内容

本发明的目的是在提供一种省电的静态存储器控制电路，以便能减少静态存储器读取时的功率消耗。

为达成上述目的，本发明揭露一种省电的静态存储器控制电路，其是由晶片致能信号、操作致能信号及写入致能信号来控制存储器的读写，其中，当晶片致能信号及操作致能信号均被作用，控制电路进行读取操作，当晶片致能信号及写入致能信号均被作用，控制电路进行写入操作，该控制电路包括：存储器单元，用以储存资料；地址解码器，用以解码地址线的资料，以输出地址信号来选择存储器单元的特定存储器；缓冲器，用以缓冲所要存取的资料，以在进行读取操作时，将选择的存储器资料缓冲并输出，而在进行写入操作时，将输入的资料缓冲并写入至选择的存储器；地址暂存器，是用以储存由地址解码器产生的目前地址信号并输出前次地址信号；地址比较器，是用以比较地址解码器产生的目前地址信号以及前次地址信号；以及遮断逻辑，其是在目前所要读取的存储器地址与前一次存储器存取的地址相同时，将晶片致能信号遮断，而缓冲器直接将所缓冲的资料输出。在连续时间下而地址信号相同时，由缓冲器将缓冲的资料输出，而非致能存储器单元，所以静态存储器的消耗功率得以降低，故能达到本发明的目的。

其中，该晶片致能信号、操作致能信号以及写入致能信号是以低准位为作用状态，高准位为不作用状态。

其中，当目前地址信号与前次地址信号相同时，该地址比较器输出低准位的信号，否则输出高准位的信号。

其中，该遮断逻辑是由一异或门以及一或门所组成，该异或门输入地址比较器的输出以及该操作致能信号，该或门将异或门的输出与晶片致能信号进行逻辑或处理。

附图说明

为能让审查员能更了解本发明的技术内容，特举一较佳具体实施例并进行附图说明如下，其中：

图1是已知静态存储器的结构图；以及

图2是本发明静态存储器的结构图。

具体实施方式

在本发明中，所有控制信号是与现有技术相同地采用低准位触发的模式，即以低准位为致能状态，高准位为禁能状态。如图2所示，当晶片致能信号(-CS)及操作致能信号(-OE)均被作用(逻辑0)，则进行读取操作，而当晶片致能信号(-CS)及写入致能信号(-WE)均被作用(逻辑0)，则进行写入操作。

如图2所示，本发明的省电的静态存储器控制电路结构主要包括地址解码器10、地址暂存器20、地址比较器22、存储器单元14、缓冲器18、及遮断逻辑24等，其中地址解码器10是用以读取地址线的资料并进行地址解码，以输出地址信号来选择存储器单元14的特定存储器区段。

地址暂存器20是用以储存目前地址信号并输出前次地址信号。其中，前次地址信号是为时间上较早的地址信号，亦即，前次地址信号为前一次存储器存取的地址信号。

地址比较器22是用以输入目前地址信号以及前次地址信号并比较的，如果目前地址信号以及前次地址信号相同时，表示在连续的时间上存取同一地址的资料，则输出表示地址相同的地址比较信号(低准位的-CMP信号)，否则输出表示地址不相同的地址比较信号(高准位的-CMP信号)。

遮断逻辑24是由一异或门241和一或门242所组成。异或门241是用以输入地址比较信号(-CMP)以及操作致能信号(-OE)，经逻辑反或(NOR)处理后输出至或门242，或门242将异或门241的输出与晶片致能信号(-CS)进行逻辑或(OR)处理以作为一内部晶片致能信号(-CS’)。

内部晶片致能信号(-CS’)用以致能存储器单元14，使其能对所选择的存储器进行存储器读写，当内部晶片致能信号(-CS’)被作用、且操作致能信号(-OE)亦被作用，则可对存储器单元14进行读取，而将特定存储器区段所储存的资料经由缓冲器18缓冲并输出至外部电路；而当内部晶片致能信号(-CS’)被作用、且写入致能信号(-WE)亦被作用，则可对存储器14进行写入，以将由外部电路输入至缓冲器18的资料写入特定存储器区段。

而经由遮断逻辑24的处理，当目前所要读取的存储器地址与前一次存储器存取的地址相同时，输出的地址比较信号(-CMP)为低准位(逻辑0)，而操作致能信号(-OE)亦被作用(逻辑0)，故异或门241的输出为高准位(逻辑1)，因此，作用的晶片致能信号(-CS)与异或门241的输出经过或门242的处理所产生的内部晶片致能信号(-CS’)将变成不作用(逻辑1)，亦即，遮断逻辑24将遮断(Mask)晶片致能信号(-CS)，而不去致能存储器单元14，且由于目前所要读取的存储器地址与前一次存储器存取的地址相同，而缓冲器18仍暂存有前次存储器存取的资料，因此，目前所要读取的资料可直接由缓冲器18输出即可。

而当进行资料写入或目前所要读取的存储器地址与前一次存储器存取的地址不相同时，遮断逻辑24不会遮断晶片致能信号(-CS)，因此，存储器的资料读写模式与现有技术相同。

由以上的说明可知，本发明由比较目前地址信号以及前次地址信号，以在目前所要读取的存储器地址与前一次存储器存取的地址相同时，遮断晶片致能信号(-CS)，不去致能存储器单元而直接由缓冲器读取仍然暂存在缓冲器中的所需资料。由于读取缓冲器的功率消耗远小于读取存储器单元的功率消耗，因此，可较现有存储器控制电路具有减少功率消耗的优点。

上述实施例仅是为了方便说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。

Claims (4)

1.一种省电的静态存储器控制电路，其是由晶片致能信号、操作致能信号及写入致能信号来控制存储器的读写，其中，当晶片致能信号及操作致能信号均被作用，该控制电路进行读取操作，当晶片致能信号及写入致能信号均被作用，该控制电路进行写入操作，其特征在于，该控制电路包括：

一存储器单元，用以储存资料；

一地址解码器，用以解码地址线的资料，以输出一地址信号来选择该存储器单元的一特定存储器；

一缓冲器，用以缓冲所要存取的资料，以在进行读取操作时，将选择的存储器资料缓冲并输出，而在进行写入操作时，将输入的资料缓冲并写入至选择的存储器；

一地址暂存器，是用以储存由该地址解码器产生的一目前地址信号并输出一前次地址信号；

一地址比较器，是用以比较该地址解码器产生的该目前地址信号以及该前次地址信号；以及

一遮断逻辑，其是在目前所要读取的存储器地址与前一次存储器存取的地址相同时，将该晶片致能信号遮断，而该缓冲器直接将所缓冲的资料输出。

2.如权利要求1所述的省电的静态存储器控制电路，其特征在于，其中，该晶片致能信号、操作致能信号以及写入致能信号是以低准位为作用状态，高准位为不作用状态。

3.如权利要求2所述的省电的静态存储器控制电路，其特征在于，其中，当目前地址信号与前次地址信号相同时，该地址比较器输出低准位的信号，否则输出高准位的信号。

4.如权利要求1所述的省电的静态存储器控制电路，其特征在于，其中，该遮断逻辑是由一异或门以及一或门所组成，该异或门输入地址比较器的输出以及该操作致能信号，该或门将异或门的输出与晶片致能信号进行逻辑或处理。

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