JP2000067582A - メモリシステムおよび電子装置の動作方法 - Google Patents

Abstract

(57)【要約】 【課題】使用電力の少ないメモリシステムおよび動作方
法を提供する。 【解決手段】メモリシステム１４は、メモリセル４０が
行列配置されているメモリセルアレイ１６を含む。ワー
ド線４２がメモリセル４０の各行に、１対のビット線３
６がメモリセル４０の各列に結合している。プレチャー
ジシステム２４が、プレチャージ論理システム２６から
のプレチャージ信号に応答してビット線３６をプレチャ
ージする。プレチャージ信号のタイミングは、メモリシ
ステム１４の動作モードによる。通常動作モードにおい
ては、プレチャージ信号はクロック信号に応答して発生
する。低電力動作モードにおいては、プレチャージ論理
システム２６は、アクセスされるべきメモリセル４０の
行アドレスを受け、その行アドレスを、前にアクセスさ
れた行アドレスと比較し、両者が異なればプレチャージ
信号をプレチャージシステム２４へ送る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には電子装
置に関し、特に改良されたメモリシステムおよび電子装
置の動作方法に関する。

【０００２】

【従来の技術】メモリシステムは、コンピュータ、マイ
クロプロセッサ、ディジタル装置などのような、ほとん
ど全ての電子装置に用いられている。メモリシステムは
一般に、異なるアプリケーションに対しては異なるタイ
プのメモリを用いている。多くのメモリシステムにおい
て用いられているメモリの１つのタイプは、キャッシュ
メモリである。キャッシュメモリは一般に、頻繁に用い
られるデータおよび命令へアクセスする高速メモリであ
る。キャッシュメモリは、しばしばスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）を用いる。

【０００３】ＳＲＡＭシステムは、ＳＲＡＭメモリセル
から構成されるメモリセルアレイを含む。それぞれのＳ
ＲＡＭメモリセルは、１対の相補ポートを含む。ＳＲＡ
Ｍメモリセルは、特定の論理状態を記憶し、論理的高は
一方のポートに表示され、論理的低は他方のポートに表
示される。それぞれの相補ポートは、ＳＲＡＭメモリセ
ルのその列専用の対応するビット線に結合している。Ｓ
ＲＡＭメモリセルのそれぞれの行には、ワード線が関連
している。

【０００４】ＳＲＡＭメモリセルに記憶されているデー
タをアクセスする、すなわち読取る時は、ＳＲＡＭメモ
リセルのそれぞれの列に関連するビット線がプレチャー
ジされ、すなわち高論理状態にされる。次に、適切なワ
ード線が起動され、そのワード線内のそれぞれのＳＲＡ
Ｍメモリセルからの差動電流が、対応するビット線のそ
れぞれへ印加される。ＳＲＡＭメモリセルの適切な列か
らの差動電流がセンスアンプにより検出され、そのＳＲ
ＡＭメモリセル内に記憶されている論理状態に対応する
増幅されたデータ信号が出力される。

【０００５】メモリシステムを動作させるために要する
電力は、多くの電子装置において極めて重要である。例
えば、電池電源式ラップトップコンピュータのような、
電力が制限されているアプリケーションにおいては、電
力の用い方は、その電子装置が動作しうる時間の長さを
支配する。ＳＲＡＭメモリセルの連続的プレチャージは
電力集中性のものであり、従って、その電子装置の動作
時間を減少させる。

【０００６】

【発明が解決しようとする課題】従って、本技術分野に
おいてメモリシステムの改良への要求が生じた。本発明
は、従来のシステムおよび方法に関連する諸問題を実質
的に低減し、または解消する、改良されたメモリシステ
ムおよび動作方法を提供する。

【０００７】

【課題を解決するための手段】本発明の１つの実施例に
よれば、改良されたメモリシステムは、行および列をな
して配列された多数のメモリセルを有するメモリセルア
レイを含む。ワード線がメモリセルのそれぞれの行に結
合し、１対のビット線がメモリセルのそれぞれの列に結
合している。プレチャージシステムが、プレチャージ論
理システムからのプレチャージ信号に応答してビット線
をプレチャージする動作を行う。プレチャージ論理シス
テムは、行アドレスを、前にアクセスされた行アドレス
と比較する。該行アドレスが、該前の行アドレスと異な
る時に、プレチャージ論理システムは、プレチャージ信
号をプレチャージシステムへ送る。特定の実施例におい
ては、低電力形の改良されたメモリシステムは、通常動
作モードにおいては、クロック信号に応答してプレチャ
ージ信号を発生するように動作する。

【０００８】本発明の技術的利点は、多くの従来のメモ
リシステムよりも使用電力の少ない、改良されたメモリ
システムの提供を含む。従って、本発明を用いた電子装
置は、必要とする電力が低くなる。これは、電力が制限
されているアプリケーションにおいては特に重要であ
り、その場合に本発明は、電子装置が動作しうる期間を
延長することを可能にする。

【０００９】他の技術的利点は、当業者にとっては、以
下の図面、説明、および特許請求の範囲から容易に明ら
かになる。本発明およびその利点の完全な理解のために
は、ここで添付図面と共に以下の説明を参照すべきであ
る。添付図面において、同じ参照番号は同じ対象を表
す。

【００１０】

【発明の実施の形態】図１から図３までは、改良された
メモリシステムおよび動作方法を示す。以下に詳述する
ように、この改良されたメモリシステムは、プレチャー
ジシステムに結合したプレチャージ論理回路を含む。こ
のプレチャージシステムは、読取り動作の前に、メモリ
セルアレイ内のビット線をプレチャージする動作を行
う。低電力動作モードにおいては、プレチャージ論理回
路は、要求されたワード線アドレスが、前に要求された
ワード線アドレスと同じであるかどうかを決定する。そ
のワード線アドレスが前に要求されたワード線アドレス
と同じである場合には、プレチャージシステムは起動さ
れない。そのかわりに、そのワード線からのデータは、
ビット線のそれぞれのセットの上ですでに利用可能であ
る。従って、ビット線をプレチャージするために一般に
消費される電力は節約され、それにより、低電力スタテ
ィックランダムアクセスメモリシステムを組込んだ電子
装置の動作時間が延長され、または電力要求が低減され
る。

【００１１】図１は、中央処理装置（ＣＰＵ）１２およ
び改良されたメモリシステム１４を有する電子装置１０
を示すブロック図である。電子装置１０は、メモリを用
いる任意の適切なタイプの電子システムでありうる。例
えば、電子装置１０は、コンピュータ、電話交換機、ま
たは、自動車または飛行機用の搭載コンピュータモジュ
ールでありうる。

【００１２】中央処理装置１２は、数および命令のよう
なデータを処理する。改良されたメモリシステム１４
は、読取り動作の前にプレチャージングを必要とする任
意のタイプのメモリでありうる。改良されたメモリシス
テム１４内にしばしば用いられる１つのメモリのタイプ
は、スタティックランダムアクセスメモリ（ＳＲＡＭ）
である。スタティックランダムアクセスメモリは、極め
て高速のアクセス速度を有し、一般に、中央処理装置１
２によりしばしば用いられるデータを記憶するためのキ
ャッシュメモリとして用いられる。他のタイプのメモリ
は、しばしばスタティックランダムアクセスメモリと共
に用いられる。例えば、多くの電子装置１０は、スタテ
ィックランダムアクセスメモリシステム１４のほかに、
レギュラメモリ（特に図示せず）およびバルクメモリ
（特に図示せず）を用いる。レギュラメモリとは、ダイ
ナミックランダムアクセスメモリのような高速メモリで
あり、しばしば電子装置１０のためのメインメモリを形
成する。バルクメモリとは、磁気メモリ装置および光メ
モリ装置のような低速メモリであり、稀に用いられるデ
ータおよび命令のための記憶装置をなす。

【００１３】本発明の１つの実施例によれば、改良され
たメモリシステム１４は、メモリセルアレイ１６と、ア
ドレスバッファ１８と、行デコーダ２０と、列デコーダ
２２と、プレチャージシステム２４と、プレチャージ論
理システム２６と、センスアンプシステム２８と、を含
む。以下に詳述するように、メモリセルアレイ１６は、
多数のメモリセルを含む。メモリセルアレイ１６内のそ
れぞれのメモリセルは、データ信号の論理状態を記憶す
る動作を行う。換言すれば、それぞれのメモリセルは、
「０」または「１」の論理状態に関連する電荷を蓄え
る。これらのメモリセルは、読取り動作の前にプレチャ
ージングを必要とする。特定の実施例においては、これ
らのメモリセルは、スタティックランダムアクセスメモ
リセルである。本発明の範囲を逸脱することなく、プレ
チャージングを必要とする他の適切なタイプのメモリセ
ルも用いうることを理解すべきである。

【００１４】それらのメモリセルは、行および列をなし
て配列される。以下に詳述するように、ワード線（図１
には特に図示せず）が、メモリセルのそれぞれの行に関
連しており、行内のそれぞれのメモリセルを行デコーダ
２０へ結合させる。ビット線（図１には特に図示せず）
の相補セットが、メモリセルのそれぞれの列に関連して
おり、それぞれの列内のそれぞれのメモリセルを、プレ
チャージシステム２４およびセンスアンプシステム２８
へ結合させる。それぞれのワード線と、ビット線のセッ
トとは、特定のワード線と、ビット線のセットと、を識
別するための関連するアドレスを有し、メモリセルアレ
イ１６内のことごとくのメモリセルは、そのワード線ア
ドレスおよびビット線アドレスにより識別できるように
なっている。例えば、２５６Ｋメモリセルアレイ１６に
おいては、このメモリセルは２５６行×１０２４列をな
して配列されうる。この例においては、２５６Ｋメモリ
セルアレイ１６内のそれぞれのメモリセルを個々にアド
レス指定するために、アドレスは１８個の入力を含む。

【００１５】アドレスバッファ１８は、中央処理装置１
２により要求されたデータを含むメモリセルのアドレス
情報を受ける。アドレスバッファ１８は、いくつかのア
ドレス入力（特に図示せず）上でアドレス情報を受け
る。例えば、上述の２５６Ｋメモリセルアレイ１６を再
び参照すると、アドレスバッファ１８は、１８個の個々
のアドレス入力上でアドレス情報を受けうる。この例に
おいては、これら１８個のアドレス入力は、要求された
データを検索するために起動されるべき、特定のワード
線と、ビット線のセットとを識別する。アドレスバッフ
ァ１８は、そのアドレス情報を、行デコーダ２０および
列デコーダ２２へ送る。例えば、上述の２５６Ｋメモリ
セルアレイ１６を再び参照すると、８個のアドレス入力
は行デコーダ２０およびプレチャージ論理システム２６
へ送られ、一方残りの１０個の入力は列デコーダ２２へ
送られる。

【００１６】行デコーダ２０は、アドレスバッファ１８
から行アドレス情報を受けて、そのアドレスに対応する
ワード線を起動する。そのワード線は、それぞれの読取
りおよび書込み動作中に選択される。残りのワード線
は、行デコーダ２０により起動されない。起動される個
々のメモリセルの総数は、メモリセルアレイ２２の大き
さに依存する。起動された行内のメモリセルのそれぞれ
は、それらの関連するビット線のそれぞれの上に差動電
圧を発生する。この差動電圧は、センスアンプシステム
２８へ送られる。例えば、２５６Ｋメモリセルアレイ１
６を再び参照すると、１０２４個のメモリセルが、それ
らそれぞれのビット線を経てセンスアンプシステム２８
へ送られる差動電圧を発生する。

【００１７】列デコーダ２２は、アドレスバッファ１８
から列アドレス情報を受ける。その列デコーダ２２は、
その列アドレス情報をセンスアンプシステム２８へ送
り、列アドレスに対応するビット線のセットを選択す
る。残りのビット線は選択されない。

【００１８】センスアンプシステム２８は、列デコーダ
２２から列アドレス情報を受けて適切なビット線のセッ
トを選択する。次に、センスアンプシステム２８は、選
択されたビット線のセット上の差動電圧を検出して増幅
されたデータ出力信号を発生し、そのデータ出力信号は
中央処理装置１２へ送られる。１つの実施例において
は、センスアンプシステム２８は、ビット線のセットの
それぞれに結合したスイッチング回路（特に図示せず）
を含む。このスイッチング回路は、列デコーダ２２から
の指令に応答して、要求されたビット線のセットを選択
する動作を行う。センスアンプシステム２８はまた、ス
イッチング回路に結合できるセンスアンプ回路（特に図
示せず）をも含む。このセンスアンプ回路は、選択され
たビット線上の差動電圧を検出して増幅し、増幅された
データ信号を発生する。

【００１９】プレチャージシステム２４は、プレチャー
ジ信号に応答して、読取り動作の前にそれぞれのビット
線のセットをプレチャージする動作を行う。ビット線
は、ワード線が起動された時に読取りエラーを最小化す
るために高論理レベルにプレチャージされる。それぞれ
のビット線のセットの高論理状態への引き上げには、大
量の電力が使用される。

【００２０】プレチャージ論理システム２６は、プレチ
ャージシステム２４を制御するプレチャージ信号を発生
する動作を行う。プレチャージ信号のタイミングは、電
子装置１０の動作モードに依存しうる。プレチャージ論
理システム２６は、アドレスバッファ１８からの行アド
レス情報と、中央処理装置１２からの動作モード情報
と、クロック信号とを受ける。電子装置１０が通常動作
モードにある時は、プレチャージ論理システム２６は、
クロック信号に応答して、プレチャージ信号をプレチャ
ージシステム２４へ送る。従って、ビット線は最高速度
でプレチャージされ、ワード線は直ちに起動されうる。
従って、データは、可能な最高速度でアクセスされう
る。

【００２１】電子装置１０が低電力動作モードにある時
は、プレチャージ論理システム２６は、要求されたワー
ド線アドレスを、直前のワード線アドレスと比較する。
ワード線アドレスが、前のワード線アドレスと一致して
いる時は、プレチャージ信号は、プレチャージシステム
２４へ送られない。換言すれば、もし同じワード線が連
続してアクセスされれば、ワード線データはすでにそれ
ぞれのビット線のセット上に得られるので、ビット線は
プレチャージングを必要としない。従って、ビット線を
プレチャージするために用いられたであろうエネルギー
は節約され、それにより電子装置１０の稼働時間は延長
される。要求されたワード線アドレスが、前のワード線
アドレスと一致しない時は、プレチャージ信号がプレチ
ャージシステム２４へ送られ、ビット線がプレチャージ
され、データは通常動作におけるように読取られる。

【００２２】プレチャージ論理システム２６の低電力動
作モードは、時間を必要とする。１つの実施例において
は、プレチャージ論理システム２６の機能は、１クロッ
クサイクルを要する。従って、低電力形の改良されたメ
モリシステム１４のアクセス速度は、電子装置１０が低
電力動作モードで動作する時は減少する。対照的に、通
常動作モードにおいては、改良されたメモリシステム１
４のアクセス速度は最高速となる。

【００２３】１つの実施例においては、プレチャージ論
理システム２６は、アドレスメモリ２９および比較器３
０を含む。電子装置１０が低電力動作モードで動作して
いる時は、アドレスメモリ２９は、直前のワード線アド
レスを記憶する動作を行う。比較器３０は、要求された
ワード線アドレスを、前のワード線アドレスと比較す
る。その時、プレチャージ論理システム２６は、それら
のワード線アドレスが同じであるか否かに依存して、プ
レチャージ信号を発生する。プレチャージ論理システム
２６は、比較器３０のようにハードウェアに基づくもの
であっても、あるいはソフトウェアに基づくものであっ
てもよい。たいていのアプリケーションにおいては、プ
レチャージ論理システム２６は、低電力スタティックラ
ンダムアクセスメモリシステム１４のアクセス速度を増
大させるために、ハードウェアに基づくものとされる。
プレチャージ論理システム２６の機能は、本発明の範囲
から逸脱することなく、任意の適切な装置により行われ
うることを理解すべきである。

【００２４】図２は、プレチャージシステム２４および
メモリセルアレイ１６の細部を示す概略図である。この
実施例においては、プレチャージシステム２４は、プル
アップトランジスタ３２ａのゲートに結合したプルアッ
プ制御装置３１を含む。プルアップトランジスタ３２ａ
のソースは電圧源Ｖｄｄに結合し、プルアップトランジ
スタ３２ａのドレインはＢＩＴビット線３６に結合して
いる。プルアップトランジスタ３２ｂは、ＢＩＴビット
線３６に関して上述したやり方と同様に、プルアップ制
御装置３１と反転ＢＩＴビット線３６との間に結合して
いる。図示されている実施例においては、プルアップト
ランジスタ３２ａおよび３２ｂは、Ｐチャネルトランジ
スタである。プレチャージシステム２４は、本発明の範
囲から逸脱することなく、他の適切なスイッチング装置
を含みうることを理解すべきである。

【００２５】前述のように、メモリセルアレイ１６は、
行および列をなして配列された多数のメモリセル４０を
含む。図２は、わかりやすくするために、２つのメモリ
セル４０のみを有するように示されている。メモリセル
４０は、一般に、本技術分野における公知の原理により
構成された、スタティックランダムアクセスメモリ回路
である。ワード線４２は、行内のそれぞれのメモリセル
４０を、図１の行デコーダ２０に結合させる。ＢＩＴビ
ット線３６および反転ＢＩＴビット線３６は、列内のそ
れぞれのメモリセル４０を、図１のプレチャージシステ
ム２４およびセンスアンプシステム２８に結合させる。

【００２６】動作に際し、電子装置１０は、通常動作モ
ードおよび低電力動作モードで動作しうる。以下に詳述
するように、通常動作モードにおいては、図１に示され
ているプレチャージ論理システム２６は、それぞれのク
ロックサイクルにおいてプレチャージ信号を発生する。
対照的に、低電力動作モードにおいては、プレチャージ
論理システム２６は、要求されたワード線４２が、前に
要求されたワード線４２と同じであるかどうかを決定す
る。同じワード線４２がアクセスされていない場合に
は、プレチャージ論理システム２６は、プレチャージ信
号をプレチャージシステム２４へ送る。

【００２７】プルアップ制御装置３１は、プレチャージ
信号に応答して、プルアップトランジスタ３２ａおよび
３２ｂのそれぞれのゲートに適切な信号を発生し、それ
により供給電圧Ｖｄｄをそれぞれのビット線３６へ送
る。この供給電圧Ｖｄｄは、ＢＩＴビット線３６および
反転ＢＩＴビット線３６を、読取り動作に先立って高論
理レベルへ引き上げる。

【００２８】次に、特定のワード線４２が起動され、そ
れは選択された行内のそれぞれのメモリセル４０を起動
する。それぞれのメモリセル４０は、ＢＩＴビット線３
６および反転ＢＩＴビット線３６上に差動電圧を与え
る。ＢＩＴビット線３６および反転ＢＩＴビット線３６
上の差動電圧は、図１に示されているセンスアンプシス
テム２８へ送られる。前述のように、センスアンプシス
テム２８は、その差動電圧を検出し増幅してデータ出力
信号を発生し、このデータ出力信号は、次に中央処理装
置１２へ送られる。

【００２９】低電力動作モードにおいて、プレチャージ
論理システム２６が、要求されたワード線４２が前に起
動されたものと同じであると決定した場合には、プレチ
ャージ論理システム２６は、プレチャージ信号をプレチ
ャージシステム２４へ送らない。ビット線３６は、適切
なＢＩＴビット線３６および反転ＢＩＴビット線３６上
の差動電圧の読取りの前のプレチャージングを必要とし
ない。換言すれば、ビット線３６は、そのワード線内の
それぞれのメモリセル４０からの差動電圧をすでに有す
る。適切なビット線３６が選択され、要求された列から
の差動電圧がセンスアンプシステム２８へ送られて、前
述のように中央処理装置１２へ出力される。

【００３０】図３は、改良されたメモリシステム１４の
タイミング図である。通常動作モードにおいては、アド
レス信号５０により表示されるアドレス情報が、アドレ
スバッファ１８へ送られる。プレチャージ論理システム
２６は、クロック信号５２により示されているそれぞれ
のクロックサイクル中に、プレチャージ信号５４をプレ
チャージシステム２４へ送る。プレチャージシステム２
４は、このプレチャージ信号に応答して、ビット線信号
５８により示されているように、ビット線３６のそれぞ
れの電圧を引き上げる。行アドレス情報が、アドレス信
号５０により示されているように行デコーダ２０へ送ら
れる。次に、適切なワード線４４が、ワード線信号５６
により示されているように起動される。ワード線の起動
は、その列内のメモリセル４０のそれぞれを起動し、そ
れはビット線３６上の電圧を、ビット線信号５８により
示されているように変化させる。

【００３１】低電力動作モードにおいては、アドレス情
報がアドレスバッファ１８へ送られる。行アドレス情報
は次に、アドレス信号５０のタイミング図により示され
ているように、行デコーダ２０およびプレチャージ論理
システム２６へ送られる。プレチャージ論理システム２
６は、その行アドレス情報を、前の行アドレス情報と比
較する。その行アドレス情報が、前の行アドレス情報と
同じである時は、プレチャージ信号６０のタイミング図
により示されているようなプレチャージ信号は、プレチ
ャージシステム２４へ送られない。換言すれば、もし同
じワード線４２が選択されれば、ビット線３６は、プレ
チャージシステム２４により高論理レベルへ引き上げら
れない。それぞれのメモリセル４０内に記憶されている
データは、すでにそれぞれのビット線３６上において得
ることができる。従って、ビット線３６はプレチャージ
ングを必要とせず、データは適切なビット線３６のセッ
トから読取られうる。

【００３２】行アドレス情報が、前の行アドレス情報と
同じでない時は、プレチャージ信号がプレチャージシス
テム２４へ送られる。前述のように、プレチャージ論理
システム２４は、行アドレス情報を受け、その行アドレ
ス情報を前に記憶された行アドレス情報と比較するため
に時間を要する。この遅延は、プレチャージ信号６０に
示されているような、第３クロックサイクルまでの遅延
により示される。このプレチャージ信号に応答して、プ
レチャージシステム２４は、次に、ビット線信号６２の
タイミング図により示されているように、ビット線３６
のそれぞれの上の電圧を引き上げる。次に、適切なワー
ド線４２が、ワード線信号６４のタイミング図により示
されているように起動される。起動されたワード線４４
はメモリセル４０を起動し、それは、ビット線信号のタ
イミング図により示されているように、ビット線３６の
一方の上の電圧を変化させる。

【００３３】前述のように、低電力動作モードは、低電
力スタティックランダムアクセスメモリシステム１４に
より消費される電力の量を減少させる。特に、要求され
た行アドレスが、直前に要求されたアドレスと同じであ
る時は、ビット線３６はプレチャージングを必要としな
い。従って、ビット線の充電において消費されたであろ
う電力は保存される。

【００３４】本発明をいくつかの実施例により説明して
きたが、当業者にとっては、さまざまな変更および改変
が示唆されていうる。本発明は、添付の請求の範囲内に
あるそのような変更および改変を包含するように意図さ
れている。

【００３５】以上の説明に関して更に以下の項を開示す
る。 （１）行および列をなして編成された複数のメモリセル
を含むメモリセルアレイであって、それぞれの行が関連
する行アドレスを有し、それぞれの列が関連する１対の
ビット線を有する、前記メモリセルアレイと、プレチャ
ージ信号に応答して前記ビット線をプレチャージする動
作を行いうるプレチャージシステムと、プレチャージ論
理システムが、低電力動作モードにおいて、行アドレス
を受けて該行アドレスを前の行アドレスと比較し、該行
アドレスが該前の行アドレスと異なっている時に、前記
プレチャージ論理システムが前記プレチャージ信号を前
記プレチャージシステムへ送るように動作可能である、
前記プレチャージ論理システムと、を含む、メモリシス
テム。

【００３６】（２）前記プレチャージ論理システムが通
常動作モードにおいても動作し、該通常動作モードにお
いては、前記プレチャージシステムがクロック信号を受
け、該クロック信号に応答して前記プレチャージ信号を
発生するようになる、第１項に記載の低電力スタティッ
クランダムアクセスメモリシステム。

【００３７】（３）前記プレチャージシステムが、プル
アップ制御装置と、該プルアップ制御装置と前記ビット
線との間に結合したプルアップトランジスタと、を含
む、第１項に記載の低電力スタティックランダムアクセ
スメモリシステム。

【００３８】（４）前記メモリセルが、ラッチタイプの
スタティックランダムアクセスメモリセルである、第１
項に記載の低電力スタティックランダムアクセスメモリ
システム。 （５）前記プレチャージ論理システムがソフトウェアに
基づくものである、第１項に記載の低電力スタティック
ランダムアクセスメモリシステム。

【００３９】（６）、前記プレチャージ論理システムが
ハードウェアに基づくものである、第１項に記載の低電
力スタティックランダムアクセスメモリシステム。 （７）前記低電力スタティックランダムアクセスメモリ
が、コンピュータ内に用いられている、第１項に記載の
低電力スタティックランダムアクセスメモリシステム。

【００４０】（８）メモリシステムからデータを要求す
る動作を行いうる中央処理装置であって、前記メモリシ
ステムが、行および列をなして配列された複数のメモリ
セルを含むメモリセルアレイであって、ワード線がメモ
リセルのそれぞれの行に結合し、１対のビット線がメモ
リセルのそれぞれの列に結合している前記メモリセルア
レイと、前記中央処理装置からの前記データ要求を受け
る動作を行いうるアドレスバッファであって、該データ
要求が行および列のアドレスを有する前記アドレスバッ
ファと、該アドレスバッファから前記行アドレスを受
け、該行アドレスに対応する前記ワード線を選択する動
作を行いうる行デコーダと、前記アドレスバッファから
前記列アドレスを受け、該列アドレスに対応する前記ビ
ット線を選択する動作を行いうる列デコーダと、プレチ
ャージ信号に応答して前記ビット線をプレチャージする
動作を行いうるプレチャージシステムと、前記プレチャ
ージ信号を発生する動作を行いうるプレチャージ論理シ
ステムであって、該プレチャージ論理システムは前記ア
ドレスバッファから前記要求された行アドレスを受けて
該要求された行アドレスを前にアクセスされた行アドレ
スと比較し、該要求された行アドレスが該前にアクセス
された行アドレスと異なっている時は前記プレチャージ
信号を発生する、前記プレチャージ論理システムと、前
記ビット線上の差分信号を検出し、該差分信号に対応す
るデータ出力信号を前記中央処理装置へ出力する動作を
行いうるセンスアンプシステムと、を含む、前記中央処
理装置、を含む、電子装置。

【００４１】（９）前記電子装置が高速動作モードを有
し、該高速モードにおいては、前記プレチャージシステ
ムがクロック信号を受け、該クロック信号に応答して前
記プレチャージ信号を発生する、第８項に記載の電子装
置。

【００４２】（１０）前記プレチャージシステムが、プ
ルアップ制御装置と、該プルアップ制御装置と前記ビッ
ト線との間に結合したプルアップトランジスタおよびプ
ルアップ抵抗と、を含む、第８項に記載の電子装置。

【００４３】（１１）前記メモリセルが、ラッチタイプ
のスタティックランダムアクセスメモリセルである、第
８項に記載の電子装置。 （１２）前記プレチャージ論理システムがソフトウェア
に基づくものである、第８項に記載の電子装置。 （１３）前記プレチャージ論理システムがハードウェア
に基づくものである、第８項に記載の電子装置。

【００４４】（１４）電子装置の動作方法において、該
方法が、行および列をなして編成された複数のメモリセ
ルを含むメモリセルアレイであって、それぞれの行が関
連するワード線を有し、それぞれの列が関連する１対の
ビット線を有する、前記メモリセルアレイを配設するス
テップと、行アドレスおよび列アドレスを有するデータ
を要求するステップと、該要求されたデータの前記行ア
ドレスが、前に記憶された要求されたデータの行アドレ
スと異なる時に、プレチャージ信号を発生するステップ
と、該プレチャージ信号に応答して前記ビット線をプレ
チャージするステップと、を含む、前記方法。

【００４５】（１５）前記プレチャージ信号を発生する
ステップが、低電力動作モードにおいて、また通常動作
モードにおいて行なわれ、前記プレチャージ信号がクロ
ック信号に応答して発生する、第１４項に記載の方法。

【００４６】（１６）プルアップ制御装置と、該プルア
ップ制御装置と前記ビット線との間に結合したプルアッ
プトランジスタおよびプルアップ抵抗と、を含む、前記
プレチャージシステムにより前記ビット線がプレチャー
ジされる、第１４項に記載の方法。

【００４７】（１７）前記プレチャージ信号を発生する
ステップがソフトウェアに基づいている、第１４項に記
載の方法。 （１８）前記プレチャージ信号を発生するステップがハ
ードウェアに基づいている、第１４項に記載の方法。

【００４８】（１９）改良されたメモリシステムおよび
動作方法を提供する。改良されたメモリシステム１４
は、行および列をなして配列された多数のメモリセル４
０を有するメモリセルアレイ１６を含む。ワード線４２
がメモリセル４０のそれぞれの行に結合し、１対のビッ
ト線３６がメモリセル４０のそれぞれの列に結合してい
る。プレチャージシステム２４が、プレチャージ論理シ
ステム２６からのプレチャージ信号に応答してビット線
３６をプレチャージする動作を行う。このプレチャージ
信号のタイミングは、改良されたアクセスメモリシステ
ム１４の動作モードに依存する。通常動作モードにおい
ては、プレチャージ信号はクロック信号に応答して発生
する。低電力動作モードにおいては、プレチャージ論理
システム２６は、アクセスされるべきメモリセル４０の
行アドレスを受ける。プレチャージ論理システム２６
は、その行アドレスを、前にアクセスされた行アドレス
と比較する。該行アドレスが、該前の行アドレスと異な
る時に、プレチャージ論理システム２６は、プレチャー
ジ信号をプレチャージシステム２４へ送る。

【図面の簡単な説明】

【図１】本発明による電子装置を示すブロック図であ
る。

【図２】本発明による図１のプレチャージシステムの細
部を示す概略図である。

【図３】本発明による図１の改良された低電力スタティ
ックメモリシステムの通常動作モードおよび低電力動作
モードにおける信号タイミングを示すタイミング図であ
る。

【符号の説明】

１０ 電子装置 １４ メモリシステム １６ メモリセルアレイ ２４ プレチャージシステム ２６ プレチャージ論理システム ３６ ビット線 ４０ メモリセル ４２ ワード線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリシステムであって、 行および列をなして編成された複数のメモリセルを含む
   メモリセルアレイであって、各々の行が関連する行アド
   レスを有し、各々の列が関連する１対のビット線を有す
   る、前記メモリセルアレイと、 プレチャージ信号に応答して前記ビット線をプレチャー
   ジするように動作可能なプレチャージシステムと、 プレチャージ論理システムであって、低電力動作モード
   において、行アドレスを受けて該行アドレスを前の行ア
   ドレスと比較し、該行アドレスが該前の行アドレスと異
   なる場合に、前記プレチャージ論理システムが前記プレ
   チャージ信号を前記プレチャージシステムへ送るように
   動作可能である、前記プレチャージ論理システムと、を
   含む前記メモリシステム。
2. 【請求項２】 電子装置の動作方法であって、 行および列をなして編成された複数のメモリセルを含む
   メモリセルアレイであって、各々の行が関連するワード
   線を有し、各々の列が関連する１対のビット線を有す
   る、前記メモリセルアレイを供給するステップと、 行アドレスおよび列アドレスを有するデータを要求する
   ステップと、 該要求されたデータの前記行アドレスが、前に記憶され
   た要求されたデータの行アドレスと異なる場合に、プレ
   チャージ信号を発生するステップと、 該プレチャージ信号に応答して前記ビット線をプレチャ
   ージするステップと、を含む前記方法。