TW587249B - Method and device for automatically performing refresh operation in semiconductor memory device - Google Patents

Description

經濟部智慧財產局員工消費合作社印製 587249 A7 ___ B7 五、發明說明（！） 發明背景 本發明係關於在半導體記憶裝置中自動執行更新動作 的方法和裝置，尤其係關於在半導體記憶裝置中的記憶體 單元中的資料的更新動作，例如動態隨機存取記憶體 (DRAM)和同步動態隨機存取記億體(synchronous DRAM)。 爲了要穩定地保存記憶體單元中的資料，像DRAM和 SDRAM這些半導體記憶裝置會定時或不定時地根據自我 更新指令或自動更新指令執行資料的更新動作。 圖一是一個用來說明傳統的自動更新電路構造的方塊 圖。圖二是一個時序圖，用來說明根據一個正常的時脈致 能訊號而產生的一個緩衝器控制訊號。 一個時脈緩衝器10緩衝一個自外部輸入的訊號elk， 然後將其傳送至一個輸入緩衝器產生器14,而時脈致能緩 衝器12緩衝一個自外部輸入的時脈致能訊號eke，然後將 它傳送至輸入緩衝器產生器14。當半導體記憶裝置到達一 個更新模式時’如果此時時脈致能訊號eke在高位準時， 則會執行自動更新動作；相對地，如果時脈致能訊號 在低位準時’則會執行自我更新動作（self refresh operation) 0 該輸入緩衝器產生器Η接收自該緩衝器10和12傳 來的訊號，然後輸出一個控制訊號buffer-gen ’用來致能 或關閉輸入緩衝器’如指令緩衝器16、位址緩衝器24和 資料輸入緩衝器26。 該指令緩衝器16緩衝自輸入緩衝器產生器14和外部 4 尺度適用中國標準(CNS)A4規格（210 x 297公爱） -----------AW—.----訂---------MW (請先閱讀背面之注意事項再填寫本頁) 587249 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（〆） 輸入的訊號而來的控制訊號(諸如TTL位準的晶片選擇反 相訊號csb、RAS反相訊號rasb、CAS反相訊號casb和 寫入致能的反相訊號web)，轉成CMOS位準以供內部使用 。一個指令解碼器18解碼自指令緩衝器16傳來的訊號。 當半導體記憶裝置到達自動更新模式時，指令解碼器18傳 送一個預設位準的aref訊號到一個列主動產生器2(Hrow active generator)，之後，一個延遲產生器22接收自該列主 動產生器20傳來的列主動訊號r*ow_active，再傳送一個延 遲時間爲RAS循環週期tRAS的訊號rRAS_delay到列主動 產生器20。 然而，一般而言，輸入緩衝器(包含指令緩衝器16、 位址緩衝器24和資料輸入緩衝器26)是藉由控制訊號 buffer_gen來開啓或關閉的，buffer-gen是根據時脈致能訊 號eke的狀態而在輸入緩衝器產生器14中產生的。因爲時 脈致能訊號eke在自動更新模式時是在高位準’因此輸入 緩衝器會正常地執行。 當一個輸入緩衝器被致能時，電流從幾十#A到幾百 不等。一個晶片包含數十個輸入緩衝器’依此推算， 當晶片在更新模式時，流經輸入緩衝器的電流大小從幾 mA到幾十mA不等。 因此，接收外部指令的輸入緩衝器會在自動更新模式 下運作，這是沒有必的，而且會導致消耗過多的電力。 發明槪要 因此，本發明的一個目的係提供一種能自動執行更新 5 本^尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）> ^ ^ (請先閱讀背面之注意事項再填寫本頁) ----K----訂---------- 經濟部智慧財產局員工消費合作社印製 587249 A7 B7 五、發明說明（）） 動作的方法和裝置’其可以降低半導體記憶裝置在自動更 新模式時的耗電量。 爲了達成上述有關本發明的目的’我們提供了一種方 法，能在有複數個輸入緩衝器的半導體記憶裝置中自動執 行更新動作’包括了··一個能緩衝自外部輸入訊號的步驟 ;一個能解碼緩衝器訊號然後產生具有預設位準的更新訊 號的步驟；一個能接收自動更新訊號’然後產生一個列主 動訊號的步驟；一個能接收列主動訊號’然後產生一個延 遲時間達一個RAS循環週期的延遲訊號的步驟；一個能藉 由使用控制訊號來控制複數個輸入緩衝器的執行的步驟’ 其中控制訊號是由有預設位準和延遲訊號的自動更新訊號 的組合所決定。 我們也提供了一種裝置，能在半導體記憶裝置中自動 執行更新動作，包括:複數個輸入緩衝器；一個用來解碼在 複數個輸入緩衝器中的一個輸入緩衝器的訊號的指令解碼 器，然後產生一個具有預定位準的自動更新訊號；一個當 自動更新訊號致能時會產生列主動訊號的列主動產生器； 一個會根據列主動訊號而產生延遲達一個RAS循環週期的 延遲訊號的延遲產生器；一個藉由施予控制訊號來控制複 數個輸入緩衝器動作的輸入緩衝器產生器，上述的控制訊 號是由來自指令解碼器的自動更新訊號和來自延遲產生器 的延遲訊號的結合所決定。 除此之外，我們也提供了一種裝置，能在半導體記憶 裝置中自動執行更新動作，包括:複數個輸入緩衝器；一個 6 I紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 一 " " (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 587249 A7 B7 五、發明說明（φ) 用來控制複數個輸入緩衝器動作的輸入緩衝器產生器；一 個用來解碼在複數個輸入緩衝器中的一個輸入緩衝器的訊 號的指令解碼器，然後產生一個自動更新訊號；一個當自 動更新訊號致能時會產生列主動訊號的列主動產生器；一 個會根據列主動訊號而產生延遲達一個RAS循環週期的延 遲訊號的延遲產生器；一個藉由施予控制訊號來控制複數 個輸入緩衝器動作的輸入緩衝器產生器，上述的控制訊號 是由來自指令解碼器的自動更新訊號和來自延遲產生器的 延遲訊號的結合所決定。 圖式簡單說明 本發明參考後附圖式將會比較容易了解，這些圖僅係 說明之用，因此並不侷限本發明，其中： 圖一是一個用來說明傳統的自動更新電路構造的方塊 圖。 圖二是一個時序圖，用來說明根據一個正常的時脈致 能訊號而產生的一個緩衝器控制訊號。 圖三是一個方塊圖，係一個根據本發明第一實施例之 說明，在一個半導體裝置自動執行更新動作的裝置。 圖四是一個內部電路圖，說明根據本發明的輸入緩衝 器產生器的其中一個範例。 圖五是一個內部電路圖，說明根據本發明的輸入緩衝 器產生器的第二個範例。 圖六是一個內部電路圖，說明根據本發明的輸入緩衝 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----t----^ . I I------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 587249 A7 B7 五、發明說明（<) 器產生器的第三個範例。 圖七是一個內部電路圖，說明根據本發明的輸入緩衝 器產生器的第四個範例。 圖八是根據本發明的輸入緩衝器產生器的時序圖。 圖九是一個方塊圖，說明根據本發明第二實施例之在 一個半導體裝置自動執行更新動作的裝置。 圖十是一個方塊圖，說明本發明第三實施例之在一個 半導體裝置自動執行更新動作的裝置。 圖十一是一個方塊圖，說明根據本發明第四實施例之 在一個半導體裝置自動執行更新動作的裝置。 圖十二是一個方塊圖，說明根據本發明第五實施例之 在一個半導體裝置自動執行更新動作的裝置。 元件符號說明 10,30,50,70,90，110 :時脈緩衝器 12,32,52,72,92，112 :時脈致能緩衝器 14,34,54,74,94，114 :輸入緩衝器產生器 16,36,56,76,96，116 :指令緩衝器 18,38,58,78,98，118 :指令解碼器 20,40,60,80，100，126 :列主動產生器 22,42,62,88，102，128 :延遲產生器 24,44,64,82，104，120 :位址緩衝器 26,46,66,84，106，122 :資料輸入緩衝器 68,86，108，124 :自動更新產生器 8 ----訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 587249 A7 B7 五、發明說明（>) 較佳實施例之詳細說明 參考後附圖式，根據本發明之在一個半導體記憶裝置 中自動執行更新動作的一種方法和一種裝置將予以更詳細 地說明。 圖三是一個方塊圖，說明本發明第一實施例之在一個 半導體裝置自動執行更新動作的裝置。時脈緩衝器30緩衝 了 一個自外部輸入的時脈訊號elk，然後將之傳送到一個輸 入緩衝器產生器34，就如同傳統的技術一樣；一個時脈致 能緩衝器32緩衝了一個自外部輸入的時脈致能訊號eke， 然後將之傳送到一個輸入緩衝器產生器34。 該輸入緩衝器產生器34接收自一個指令解碼器38傳 來的一個自動更新訊號aref(稍後會再討論），然後輸出一 個用來控制複數個輸入緩衝器的控制訊號buffer_gen，例 如指令緩衝器36、位址緩衝器44、資料輸入緩衝器46。 自動更新訊號倉1在半導體記憶裝置到達自動更新模式時產 生。 該指令緩衝器36是被自輸入緩衝器產生器34而來的 控制訊號bnffer_gen所控制，然後緩衝著自外部輸入的訊 號，如TTL位準的晶片訊號反相訊號csb、RAS反相訊號 rasb、CAS反相訊號casb和可寫入的反相訊號web，存入 CMOS位準，以便在內部使用。指令解碼器38解碼自指令 緩衝器36傳來的訊號。當半導體記憶裝置到達更新模式時 ，指令解碼器38傳送一個具有預設位準的自動更新訊號 aref到輸入緩衝器產生器34和列主動產生器40。 9 本€張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " (請先閱讀背面之注意事項再填寫本頁) -— K----1--------- 經濟部智慧財產局員工消費合作社印製 587249 A7 B7 五、發明說明（s ) ，此時，延遲單元1包含了反相器的偶位數，而延遲單元 2包含了奇數個反相器。 如圖5所描述的，該輸入緩衝器產生器34包含了 ·· 一 個延遲單元3，用來接收及延遲自指令解碼器38傳來的自 動更新訊號aref ; —個延遲單元4，用來接收及延遲自延 遲產生器42傳來的訊號tRAS_delay ; —個NAND閘邏輯 閂鎖LT2，來用閂鎖住自延遲單元3、4傳來的輸出訊號； 以及 NAND logics ND2、IV3，用來接收和 NANDing 自 NAND閘邏輯閂鎖LT2傳來的輸出訊號的反相訊號(此訊 號由反相器IV2所產生），然後產生最終的控制訊號 buffer—gen 〇 如圖6所描述的，輸入緩衝器產生器34包含了 ：一個 延遲單元5，用來接收及延遲自指令解碼器38傳來的自動 更新訊號aref ; —個延遲單兀6，用來接收及延遲自延遲 產生器42傳來的訊號tRAS_delay ; —個NOR閘邏輯閂鎖 LT3，來用閂鎖住自延遲單元5、6傳來的輸出訊號；以及 一個NOR閘N0R1，用來接收和NORing由反相器IV4產 生的從時脈致能緩衝器32傳來的輸出訊號的反相訊號和由 反相器IV5產生的從閂鎖LT3傳來的輸出訊號的反相訊號 ，然後產生最終的控制訊號buffer_gen。 如圖7所描述的，輸入緩衝器產生器34包含了 ：一個 延遲單元7，用來接收及延遲自指令解碼器38傳來的自動 更新訊號aref ; —個延遲單元8，用來接收及延遲自延遲 產生器42傳來的訊號tRAS_delay ; —個NAND閘邏輯閂

II (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 587249 A7 B7 五、發明說明（f ) 鎖LT4，來用閂鎖住自延遲單元7、8傳來的輸出訊號；以 及一個NOR閘NOR2，用來接收和NORing由反相器IV6 產生的從時脈致能緩衝器32傳來的訊號eked的反相訊號 和自閂鎖LT4傳來的輸出訊號，然後產生最終的控制訊號 buffer—gen 〇 根據在圖3所示本發明的實施例、在半導體記憶裝置 中自動執行更新動作的裝置的動作將依據圖8的時序圖來 作解碼。自指令解碼器38傳來的輸出訊號aref根據外部 的更新指令(SP cke=高，csb=低，rasb=低，web=高)而被致 能，列主動產生器40根據輸出訊號aref而致能列主動訊 號，自輸入緩衝器產生器34傳來的輸出訊號buffer^gen被 關閉。當延遲產生42接收已被致能的列主動訊號 row_active以及透過延遲單元致能輸出訊號tRAS_delay以 補償RAS循環週期tRAS ;和當輸入緩衝器產生器34致能 輸出訊號buffeigen以便使外部的自動更新指令能被輸入 ，此時輸入緩衝器(指令緩衝器36、位址緩衝器44、和資 料輸入緩衝器區46)爲了外部指令能在tRC之後被輸入而 開啓。 圖九是一個方塊圖，說明了根據本發明第二實施例之 在一個半導體裝置自動執行更新動作的裝置。圖九的裝置 在構造上與圖三相似，但是多加了一個自動更新產生器68 。自動更新產生器68接收自指令解碼器58傳來的自動更 新訊號aref以及自延遲產生器62傳來的訊號tRAS^lelay ，然後產生控制訊號aref_gen。 12 (請先閱讀背面之注意事項再填寫本頁) '----訂---------. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 587249 A7 ______B7 五、發明說明（ly) 當訊號被輸入到延遲產生器128時，通過延遲單元的 輸出訊號tRAS_delay被傳回到自動更新產生器124，因此 關閉了從自動更新產生器124傳來的輸出訊號aref_gerl。 控制訊號aref—gen被輸入至輸入緩衝器（指令緩衝器 116、位址緩衝器120和資料輸入緩衝器122)和列主動產 生器126。 如同之前討論過的，本發明在自動更新動作中會控制 輸入緩衝器的動作或是用以控制輸入緩衝器的輸入緩衝器 產生器的動作，因此能減少耗電量。 由於本發明能以不同形態實施例化而不違背其精神或 核心特徵’因此必須了解到，上面描述的實施例並不會侷 限於前述的描述細節，除非有特別指定。但是應以後面的 專利申請範圍所定義的精神和範圍從寬認定，因此，任何 在專利申請範圍的變更及修改之均等物，都應被包含在後 面的專利申請範圍內。 — — — — — — ----------^ 0 I------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 587249 A8 B8 C8 D8 六、申請專利範圍 制訊號。 3 ·根據申請專利範圍第1項之裝置，在其中，該輸入 緩衝器產生器包括： 第三延遲單元，用以接收及延遲自指令解譯器傳來的 自動更新訊號； 第四延遲單元，用以接收及延遲自延遲產生器傳來的 延遲訊號； 一個NAND閘邏輯閂鎖電路，用以閂鎖住自第三和 第四延遲單元傳來的輸出訊號； 邏輯電路，用以接收自時脈致能緩衝器傳來的時脈訊 號和一個由閂鎖電路傳來的輸出訊號的反相訊號(此訊號由 反相器所產生），然後產生一個最終的控制訊號。 4.根據申請專利範圍第1項之裝置，其中，該輸入緩 衝器產生器包括： 第五延遲單元，用以接收及延遲自指令解譯器傳來的 自動更新訊號； 第六延遲單元，用以接收及延遲自延遲產生器傳來的 延遲訊號； 一個NOR閘邏輯閂鎖電路，用以閂鎖住自第五和第 六延遲單元傳來的輸出訊號； 一個邏輯電路，用以接收一個自時脈致能緩衝器傳來 的時脈訊號的反相訊號（此訊號由反相器所產生）和一個由 閂鎖電路傳來的輸出訊號的反相訊號(此訊號由反相器所產 生），然後產生一個最終的控制訊號。 2 度適用中國國家標準(CNS)A4規格(210 X 297公釐) •......................——裝·..............訂----------------線 (請先閲讀背面之注意事項再塡寫本頁) 587249 A8B8C8D8 六、申請專利範圍 5 ·根據申請專利範圍第1項之裝置，其中該輸入緩衝 器產生器包括： 第七延遲單元，用以接收及延遲自指令解譯器傳來的 自動更新訊號； 第八延遲單元，用以接收及延遲自延遲產生器傳來的 延遲訊號； 一個NAND閘邏輯閂鎖電路，用以閂鎖住自第七和 第八延遲單元傳來的輸出訊號； .一個邏輯電路，用以接收一個自時脈致能緩衝器傳來 的時脈訊號的反相訊號（此訊號由反相器所產生）和一個由 閂鎖電路傳來的輸出訊號，然後產生一個最終的控制訊號 〇 6 .—種用於在半導體記憶裝置中自動執行更新動作的 裝置，其包含： 複數個輸入緩衝器； 一個輸入緩衝器產生器，用以控制複數個輸入緩衝器 的動作； 一個指令解碼器，其用來解譯在複數個輸入緩衝器中 的一個輸入緩衝器的訊號，然後產生一個自動更新訊號； 一個當自動更新訊號致能時會產生列主動訊號的列主 動產生器； 一個用以根據列主動訊號而產生延遲達一個RAS循環 週期的延遲訊號的延遲產生器； 一個藉由施予控制訊號來控制複數個輸入緩衝器的自 _3_ ____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) <請先閲讀背面之注意事項再塡寫本頁) 裝 線 587249 A8 B8 C8 D8 六、申請專利範圍 動更新產生器，上述的控制訊號是由來自指令解譯器的自 動更新訊號和來自延遲產生器的延遲訊號的結合所決定。 7. 根據申請專利範圍第6項之裝置，其中，當控制複 數個輸入緩衝器時，自動更新產生器控制了列主動產生器 的動作。 8. 根據申請專利範圍第6項之裝置，其中，該自動更 新產生器藉由施予一個控制訊號控制了複數個輸入緩衝器 的動作，上述的控制訊號是由來自指令解譯器的自動更新 訊號和來自延遲產生器的延遲訊號的結合所決定。 (請先閲讀背面之注意事項再塡寫本頁) 裝 線 4 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐)