JP2009117025A - 半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法 - Google Patents

半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法 Download PDF

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Abstract

【課題】高速に動作するデータ処理装置及び半導体メモリ装置において、データの高速伝送の信頼性を高めるためのものであって、データ処理装置から読み出しトレーニング命令と共に印加されるアドレス情報によって、互いに異なるデータトレーニングパターンを出力することができる半導体メモリ装置を提供することによって、読み出し動作の信頼性を確保すること。
【解決手段】本発明に係る半導体メモリ装置は、複数のアドレス入力回路及び複数のデータ出力回路と、読み出しトレーニングのためのデータロード信号と共に前記複数のアドレス入力回路を介して入力されるアドレス情報を割り当てて、前記複数のデータ出力回路を介して出力されるデータトレーニングパターンを生成するトレーニングドライバ５００とを備える。
【選択図】図５

Description

本発明は、高速に動作することができる半導体メモリ装置に関し、特に、データの読み出し動作中及び書き込み動作中にデータの送受信を高速に行うための装置及びその方法に関する。
複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などからデータが要求されると、半導体メモリ装置は、データ処理装置から受信したアドレスに対応するデータを出力したり、そのアドレスに対応する位置に、データ処理装置から受信したデータを格納する。
半導体装置で構成されているシステムの動作速度が速くなり、半導体集積回路に関する技術が発達することによって、半導体メモリ装置は、より速い速度でデータを出力したり、格納するよう要求されてきた。半導体メモリ装置がより速い速度で安全に動作するためには、半導体メモリ装置内の様々な回路が高速に動作できることはもちろん、様々な回路の間の信号又はデータを速い速度で伝送できなければならない。
実際に、半導体メモリ装置の動作は、単位セルに格納されているデータを読み出すか、又は、外部データを単位セルに伝送するための様々な制御回路、これらのデータを伝送するデータ線、及び接続装置によって遅延している。また、半導体メモリ装置が出力したデータをシステム内のデータ要求装置に伝送する動作も遅延している。高速に動作するシステムにおいて、信号及びデータ伝送の遅延は、システムの性能を低下させるだけでなく、動作の安定性及び信頼性も低下させる。データの伝送経路において発生する遅延は、与えられた動作環境によって変化する可能性が高く、これは半導体メモリ装置の動作に悪影響を及ぼす。
一般的に、外部装置から命令を受信した後、半導体メモリ装置が単位セルのデータを出力する動作（一般的に、メモリ動作における読み込み動作）が速いほど動作の性能は向上するが、特に、画像のような多量のデータを速く処理するグラフィック作業に用いるための半導体メモリ装置の場合、データの出力にかかる時間は、非常に重要な性能指標となる。更に、半導体メモリ装置から出力されたデータが各処理装置に正確に伝送されなければ、システムは安定的に動作することができない。
図１は、従来の半導体メモリ装置の読み出し動作を説明するためのタイミング図である。具体的には、グラフィック作業用半導体メモリ装置と、画像データを専門的に処理するグラフィック処理装置ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｏｃｅｓｓ Ｕｎｉｔ）との間でデータを送受信する過程を説明している。
同図に示すように、読み出し動作において、従来のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）半導体メモリ装置は、グラフィック処理装置ＧＰＵの要求に応じてデータＤＲＡＭ＿ＤＡＴＡをメモリクロックＤＲＡＭ＿ＣＬＯＣＫの立ち上がりエッジ及び立ち下がりエッジに同期させて出力する。また、グラフィック処理装置ＧＰＵは、グラフィッククロックＧＰＵ＿ＣＬＯＣＫの立ち上がりエッジ及び立ち下がりエッジ時の入力データ値を読み込む。このとき、ＤＤＲ半導体メモリ装置から出力されたデータの有効ウィンドウ（ｖａｌｉｄ ｗｉｎｄｏｗ）内にグラフィッククロックの立ち上がりエッジ及び立ち下がりエッジが存在しなければ、グラフィック処理装置は正確にデータを受信することができない。
データの伝送過程において、半導体メモリ装置とグラフィック処理装置との間に存在する物理的要因によって、ｔ２−ｔ１だけのデータ遅延時間が発生する。半導体メモリ装置では、クロックのエッジに同期してデータを出力するが、グラフィック処理装置では、受信するデータの有効ウィンドウ内、好ましくはデータの有効ウィンドウの中央にクロックのエッジが位置しなければ、正確にデータを受信することができない。したがって、最も好ましい状況は、メモリクロックＤＲＡＭ＿ＣＬＯＣＫとグラフィッククロックＧＰＵ＿ＣＬＯＣＫとの位相差が０．５×ＵＩ（ここで、ＵＩは、データの有効ウィンドウ）だけの場合で、このとき、データの遅延時間は、半導体メモリ装置とグラフィック処理装置との間に存在する物理的要因を考慮して、ｔ２−ｔ１＋０．５×ＵＩ程度であり得る。結局、同図に示すように、半導体メモリ装置の動作とグラフィック処理装置の動作とは、互いに異なる位相を有するクロックを基準に行われる。このように、半導体メモリ装置とグラフィック処理装置との間の互いに異なるクロック環境は、伝送されるデータと、データを認識するためのクロック（すなわち、データトリガ信号）との間の不一致が存在することを意味する。
このような不一致を克服して安定した動作を提供するために、半導体メモリ装置又は半導体メモリ装置を備えるシステムは、半導体メモリ装置とグラフィック処理装置との間に発生する遅延時間を予め定めることもある。このために、読み出しストローブ信号ＲＤＱＳ及び書き込みストローブ信号ＷＤＱＳのような別途のクロック（基準信号）を用いるか、又は、基準クロックを基準とした出力アクセス時間ｔＡＣ及びデータストローブ信号出力アクセス時間ｔＤＱＳＣＫ、又はデータストローブ信号からデータ出力までの時間ｔＤＱＳＱなどを半導体メモリ装置のスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）にて規定する。
このような半導体メモリ装置のスペックにて定義されている様々なパラメータの値又は関連情報は、半導体メモリ装置及びグラフィック処理装置の内部に物理的に固定されているため、実際に実現されたシステム内で予期せぬ動作環境の変化が発生した場合、正常なデータ伝送の確保が難しくなる。特に、高速に動作するシステムでは、有効なデータのウィンドウがますます小さくなり、半導体メモリ装置とグラフィック処理装置との間のチャネルに存在するデータが増加するため、安定したデータ伝送が難しくなる。
このような問題を解決するために、近年の半導体メモリ装置及びグラフィック処理装置は、データトレーニング（ｄａｔａ ｔｒａｉｎｉｎｇ）によって、実際に両装置間のデータが高速に伝送される状況に対応できるようにしている。ここで、データトレーニングは、読み出し動作及び書き込み動作のためのデータを安定的に伝送するために、制御装置と半導体メモリ装置との間に予め定められたデータパターンを用いることで、データ間のスキューを調整する技術である。一例として、ＤＤＲ３（ＤＤＲ ｖｅｒｓｉｏｎ ３）半導体メモリ装置の性能を規定するスペックには、遅延によるクロックＨＣＬＫとデータストローブ信号ＤＱＳとの時間差を補正するための書き込みレベリング（ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ）技術を採用している。書き込みレベリングによって、ストローブ信号とクロック信号との間のスキューを補償し、半導体メモリ装置が有するｔＤＱＳＳ、ｔＤＳＳ、及びｔＤＳＨなどを含むタイミング要求条件（ｔｉｍｉｎｇ ｒｅｑｕｉｒｅｍｅｎｔ）を満たすことができるようにプログラム可能な遅延素子をデータストローブ信号に用いる。
近年、提案されているグラフィック作業用半導体メモリ装置は、４Ｇｂｐｓ以上の速度でデータを伝送し得るように設計されており、このような高速動作の信頼性を確保するために、データトレーニングをスペックにて規定している。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、高速に動作するデータ処理装置及び半導体メモリ装置において、データの高速伝送の信頼性を高めるためのものであって、データ処理装置から読み出しトレーニング命令と共に印加されるアドレス情報によって、互いに異なるデータトレーニングパターンを出力することができる半導体メモリ装置を提供し、それにより、読み出し動作の信頼性を確保することにある。
上記目的を達成するための本発明は、複数のアドレス入力回路及び複数のデータ出力回路と、読み出しトレーニングのためのデータロード信号と共に前記複数のアドレス入力回路を介して入力されるアドレス情報を割り当てて（分配して）、前記複数のデータ出力回路を介して出力されるデータトレーニングパターンを生成するトレーニングドライバとを備える半導体メモリ装置を提供する。
また、本発明は、読み出しトレーニングのためのデータロード信号及びアドレス情報に対応するデータトレーニングパターンの到達時点を確認して、システムクロックの位相を早めるか又は遅らせるデータ処理装置と、前記データロード信号及び複数のアドレスパッドを介して入力される前記アドレス情報を割り当てて、前記データトレーニングパターンを生成した後、複数のデータ入出力パッドを介して出力する半導体メモリ装置とを備えるシステムを提供する。
更に、本発明は、読み出しトレーニングのためのデータロード信号と共に複数のアドレス入力回路を介して入力されるアドレス情報を割り当ててデータトレーニングパターンを生成するステップと、該データトレーニングパターンを、複数のデータ出力回路を介して出力するステップとを含む半導体メモリ装置の動作方法を提供する。
動作速度の速い半導体メモリ装置において、データ伝送の信頼性を高めるために、クロック及びデータに適用されるトレーニングのうち、読み出し及び書き込みのトレーニング（ｄａｔａ ｔｒａｉｎｉｎｇ）とは、半導体メモリ装置とデータ処理装置との間で送受信されるデータの読み出し及び書き込み過程において、チャネルの状況に合わせてグラフィック処理装置の動作クロックを調整することによって、遅延による誤差をなくすことであって、本発明は、データ処理装置から印加される読み出しトレーニング命令と共にアドレスピンを介して入力される情報を用いて、実際の状況とほぼ同様に、多様なデータパターンを出力することができる半導体メモリ装置を提案する。このために、本発明に係る半導体メモリ装置は、アドレスピンを介して入力されるアドレス情報を用いて、それぞれのデータパッドごとに異なるデータトレーニングパターンを印加することができる回路を備える。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態について添付図面を参照して説明する。
図２は、高速に動作する半導体メモリ装置のデータ入出力動作を説明するためのタイミング図である。
同図に示すように、半導体メモリ装置とデータ処理装置とを備えるシステムは、２つの互いに異なる周波数を有するクロックを用いている。データ処理装置の一種であるグラフィック処理装置ＧＰＵは、半導体メモリ装置から出力されたデータＤ０〜Ｄ７をデータクロックＷＣＬＫ，ＷＣＬＫ＃の立ち上がりエッジ及び立ち下がりエッジに同期して受信する。データクロックＷＣＬＫ，ＷＣＬＫ＃は、システムクロックＣＬＫ，ＣＬＫ＃よりも２倍の周波数を有するクロックでデータを伝送する基準として用いられ、システムクロックＣＬＫ，ＣＬＫ＃は、命令及びアドレスを伝送する基準として用いられる。
既存のＤＤＲ半導体メモリ装置とは異なり、本発明は、システムクロックＣＬＫ，ＣＬＫ＃の１周期１ｔＣＫの間、４つのデータを入力又は出力するＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）半導体メモリ装置を一例として説明する。より速いデータ伝送速度を有することができるＱＤＲ半導体メモリ装置は、１ｎｓの周期を有するシステムクロックＣＬＫ，ＣＬＫ＃に比べ、その４倍である４Ｇｂｐｓの速度でデータを伝送することができる。
半導体メモリ装置とグラフィック処理装置との何れも、データクロックＷＣＬＫ，ＷＣＬＫ＃の立ち上がりエッジ及び立ち下がりエッジが受信するデータの有効ウィンドウ内に存在しなければならない。システムクロックの２倍の周波数を有するデータクロックＷＣＬＫ，ＷＣＬＫ＃によって、データの有効ウィンドウは従来に比べより小さくなっている。データクロックＷＣＬＫ，ＷＣＬＫ＃の立ち上がりエッジ及び立ち下がりエッジがデータの有効ウィンドウ内に位置するときにデータが正常に伝送できるため、データ伝送における動作マージンは、有効ウィンドウの大きさと同じく０．２５×ｔＣＫとなる。結局、システムクロックＣＬＫ，ＣＬＫ＃の動作周波数が高くなるほど、グラフィック処理装置はデータを受信し難くなる。このような半導体メモリ装置及びデータ処理装置の高速動作を補償するために、本発明の一実施形態に係る半導体メモリ装置は、読み出しトレーニング（ｒｅａｄ ｔｒａｉｎｉｎｇ）及び書き込みトレーニング（ｗｒｉｔｅ ｔｒａｉｎｉｎｇ）のようなデータトレーニングを行う。
図３は、本発明の一実施形態に係る半導体メモリ装置の読み出しトレーニングを説明するためのフローチャートである。
同図に示すように、半導体メモリ装置とデータ処理装置との間で行われる読み出しトレーニングは、データパターンをロードするステップＳ３０１と、データパターンを伝送するステップＳ３０２と、データパターンの到達時点を確認するステップＳ３０３と、到達時点を確認した後、データクロックの位相を早めるか又は遅らせるステップＳ３０４、Ｓ３０５と、データパターンの到達時点に対してデータクロックの位相を調整した後、インタフェース（ＵＩ）がデータ入出力タイミングに対応するかを確認するステップＳ３０６と、インタフェース（ＵＩ）がデータ入出力タイミングに対応しない場合、インタフェース（ＵＩ）を調整するステップＳ３０７とを含む。データパターンをロードするステップＳ３０１とデータパターンを伝送するステップＳ３０２とは、半導体メモリ装置内によって行われ、その他のステップは、データ処理装置によって行われる。
読み出しトレーニングのためのデータパターンが半導体メモリ装置内にロードされた後、データ処理装置は、半導体メモリ装置にデータパターンの伝送命令を印加する。データ処理装置は、データパターンの到達時点を確認して、データパターンの有効ウィンドウと、データクロックＷＣＬＫ，ＷＣＬＫ＃の立ち上がりエッジ及び立ち下がりエッジとを比較する。その結果、データクロックＷＣＬＫ，ＷＣＬＫ＃の位相が遅れている場合は、データクロックＷＣＬＫ，ＷＣＬＫ＃の位相を早め、その逆の場合は、データクロックＷＣＬＫ，ＷＣＬＫ＃の位相を遅らせる。また、データ処理装置のインタフェース（ＵＩ）も、半導体メモリ装置から伝送されるデータパターンの到達時点に対応して動作マージンを確認し、動作マージンが不十分な場合は、インタフェースをデータパターンの入出力タイミングに合わせて調整した後、データパターンを受信して再確認する。ここで、半導体メモリ装置におけるデータトレーニングのうち、読み出しトレーニングを行うためにロードするデータトレーニングパターンを如何なる方法で生成するかについては後述する。
図４は、図３に示す読み出しトレーニングの結果を説明するためのタイミング図である。
同図に示すように、読み出しトレーニングの前のデータクロックＷＣＬＫの立ち上がりエッジ又は立ち下がりエッジは、データパターンＤ０〜Ｄ７の有効ウィンドウ内の中央に位置していないだけでなく、データパターンＤ０〜Ｄ７の有効ウィンドウ内のどこにも位置していない。ここで、「Ａ」は、データパターンＤ０〜Ｄ７の有効ウィンドウ内の中央から現在のデータクロックＷＣＬＫの立ち上がりエッジまでの時間差を示す。この場合、データ処理装置は、データパターンＤ０〜Ｄ７を安定的に受信することができない。
その後、図３に示すように、読み出しトレーニングを開始し、「Ａ」の時間差だけデータクロックＷＣＬＫの位相を調整して、データクロックＷＣＬＫの立ち上がりエッジがデータパターンＤ０〜Ｄ７の有効ウィンドウの中央に位置できるようにする（Ｓ３０３）。その後、データ処理装置のインタフェース（ＵＩ）に対応して、データクロックＷＣＬＫの位相も再調整される（Ｓ３０６、Ｓ３０７）。一般的に、データ処理装置が半導体メモリ装置からデータを受信するとき、１番目のデータがデータクロックＷＣＬＫの立ち上がりエッジに同期して入力されるようにインタフェース（ＵＩ）が設計されているため、データクロックＷＣＬＫの位相を再調整するのである。もし、データパターンＤ０〜Ｄ７の有効ウィンドウの中央にデータクロックのエッジを位置させた後、データ処理装置のインタフェース（ＵＩ）に整合すると、データクロックＷＣＬＫの位相を再調整する必要はない。図４に示すように、データ処理装置のインタフェース（ＵＩ）に整合するようにデータクロックＷＣＬＫの位相を調整すると、データクロックＷＣＬＫの立ち上がりエッジは、１番目のデータパターンＤ０の有効ウィンドウの中央に位置するようになって、データ処理装置は、データクロックＷＣＬＫの半周期「Ｂ」間隔でデータパターンＤ０〜Ｄ７を順に受信することができる。
上述した読み出しトレーニングを行うためには、半導体メモリ装置がデータトレーニングパターンをデータ処理装置に伝送しなければならない。半導体メモリ装置は、複数のデータ入出力パッドを介してデータトレーニングパターンを出力するが、全てのデータ入出力パッドが同じデータトレーニングパターンを出力することもでき、互いに異なるデータトレーニングパターンを出力することもできる。読み出しトレーニングは、事実上、データ処理装置が半導体メモリ装置に読み出し命令を印加してそれに対応するデータを出力する読み出し動作をモデリングし、半導体メモリ装置とデータ処理装置との間にデータトレーニングパターンを伝送することである。実際の状況と類似するほど読み出しトレーニングの効果は大きいといえる。このようなことから、本発明の一実施形態に係る半導体メモリ装置内に含まれている様々なデータトレーニングパターンを生成し、データ処理装置に伝送することができる構造を以下に説明する。
図５は、本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
同図に示すように、半導体メモリ装置は、複数のアドレス入力回路（ＡＤＤＲ＿ＭＳＢおよびＡＤＤＲ＿ＬＳＢに相当する）と、複数のデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３と、読み出しトレーニングのためのデータロード信号と共に複数のアドレス入力回路を介して入力されるアドレス情報Ａ０〜Ａ１１，ＢＡ０〜ＢＡ３を割り当てて、複数のデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３を介して出力されるデータトレーニングパターンを生成するトレーニングドライバ５００とを備える。ここで、アドレス情報Ａ０〜Ａ１１，ＢＡ０〜ＢＡ３は、データトレーニングパターンを構成するためのデータ型アドレス情報と、データ型アドレス情報を出力するデータ出力回路を選択するための制御信号型アドレス情報とを含む。
複数のアドレス入力回路は、計８つで構成されており、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期してアドレス情報を受信する。すなわち、システムクロックの１周期の間に、１つのアドレス入力回路を介して２の情報が入力される。したがって、システムクロックの１周期の間、８つのアドレス入力回路を介して１６のアドレス情報を受信することができる。また、複数のデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３は、３２個のデータ伝送回路ＤＱ０〜ＤＱ３１と、４つのデータバス反転回路ＤＢＩ０〜ＤＢＩ３とで構成されている。ここで、データバス反転回路ＤＢＩ０〜ＤＢＩ３は、データ伝送回路ＤＱ０〜ＤＱ３１を介して伝送されるデータが反転しているか否かを示すためのものである。データバス反転回路ＤＢＩ０〜ＤＢＩ３は、正常動作時に、データ反転信号を出力する。データ反転信号は、半導体メモリ装置の動作環境及び半導体メモリ装置に予め設定されている条件に応じて有効になる。
また、半導体メモリ装置は、制御信号型アドレス情報に応じて、データ型アドレス情報を伝送するデータ出力回路を選択的にアクティブにするアドレスデコード信号を出力するためのアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２を更に備えている。アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２は、複数のアドレスデコーダを備えており、それぞれのアドレスデコーダは、データ伝送回路ＤＱ０〜ＤＱ３１とデータバス反転回路ＤＢＩ０〜ＤＢＩ３とをそれぞれ制御する。
図６は、図５に示す半導体メモリ装置内のデータ出力回路を具体的に説明するためのブロック図である。ここで、本発明の一実施形態に係る半導体メモリ装置を、８ビットプリフェッチ（ｐｒｅ−ｆｅｔｃｈ）構造を有するＱＤＲ半導体メモリ装置と仮定する。
同図に示すように、半導体メモリ装置は、第１データ伝送回路ＤＱ０とアドレスデコーダ６２０とを備える。複数のデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３に備えているそれぞれ３２個のデータ伝送回路ＤＱ０〜ＤＱ３１及び４つのデータバス反転回路ＤＢＩ０〜ＤＢＩ３は、全て同じ構造を有するため、ここで、それぞれの構造についての説明は省略する。第１データ伝送回路ＤＱ０は、書き込みＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファ部４００と、ストローブ信号生成部４２０と、読み出しＦＩＦＯバッファ部４３０とを備える。また、アドレスデコーダ６２０は、アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２に備えられている複数のアドレスデコーダのうち、第１データ伝送回路ＤＱ０に対応するものである。
ここで、アドレスデコーダ６２０は、入力されるデータロード信号ＬＤＦＦと、制御信号型アドレス情報としてのバンクアドレスＢＡ＜０：３＞とをデコードして、第１データ伝送回路ＤＱ０をアクティブにするためのアドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦ＜０＞を出力する。アドレスデコーダ６２０に入力される制御信号型アドレス情報については図７で詳細に説明する。
第１データ出力回路ＤＱ０内に備えられている書き込みＦＩＦＯバッファ部４００は、アドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦ＜０＞に応じて、トレーニングドライバ５００から受信したデータ型アドレス情報ＬＤＦＦ＿ＤＡＴＡ＜０：７＞を書き込みグローバルデータラインＷＧＤＬ＜０：７＞に伝送する。読み出しＦＩＦＯバッファ部４３０を制御するためのストローブ信号生成部４２０は、データロード信号ＬＤＦＦに対応するアドレス情報の入力が完了すると、ストローブ信号ＲＤＰＩＮＢを生成する。読み出しＦＩＦＯバッファ部４３０は、データロード信号ＬＤＦＦに応じて、書き込みグローバルデータラインＷＧＤＬに伝送されたデータ型アドレス情報ＬＤＦＦ＿ＤＡＴＡ＜０：７＞を受信し、ストローブ信号ＲＤＰＩＮＢに応じて半導体メモリ装置の外部に受信した情報を出力する。
ここで、データロード信号ＬＤＦＦは、読み出しトレーニングにおいて、データトレーニングパターンをＦＩＦＯバッファ部にロードするための命令である。そして、データロード信号ＬＤＦＦ間の最小離隔距離（ＬＤＦＦから次のＬＤＦＦまでの間隔）は、４×ｔＣＫで維持される。これは、データロード信号が有効になった後、次のデータロード信号が入力される前のシステムクロックの３周期の間には如何なる命令も入力されず、アドレス情報のみが入力されることを意味する。アドレス情報のうち、制御信号型アドレス情報は、システムクロックの第１周期の間にデータロード信号ＬＤＦＦと共に入力され、次に、データ型アドレス情報は、システムクロックの第２周期と第３周期との間に入力される。システムクロックの立ち上がりエッジ及び立ち下がりエッジのいずれにおいてもアドレス情報が入力されるため、データロード信号ＬＤＦＦに対応するデータ型アドレス情報として、２周期の間に計３２の情報が入力される。また、データロード信号ＬＤＦＦは、外部から入力された後、書き込みレイテンシ（ＷＬ）後にデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３及びアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２に伝送される。
データ出力回路ＢＹＴＥ０〜ＢＹＴＥ３についてより具体的に説明すると、書き込みＦＩＦＯバッファ部４００は、書き込み動作時に外部データＲＸ＿ＤＡＴＡ＜０：７＞を書き込みグローバルデータラインＷＧＤＬに伝送する書き込みＦＩＦＯバッファ４９０と、アドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦ＜０＞に応じて、データ型アドレス情報ＬＤＦＦ＿ＤＡＴＡ＜０：７＞を書き込みグローバルデータラインに伝送するトレーニングＦＩＦＯバッファ４４０とを備える。なお、書き込み動作とは、半導体メモリ分野で一般的に用いられる用語であって、例えば、データを指定されたアドレスに格納する動作を意味する。また、ＷＴＰＯＵＴＢ＜０：２＞は、書き込みアドレス信号である。
ストローブ信号生成部４２０は、データロード信号ＬＤＦＦに対応するアドレス情報の入力が完了したかを検出するための第１論理部と、データロード信号に応じて、第１論理部の出力及び読み出しストローブパルスＩＯＳＡＳＴＢＰのうちの１つを出力する第１マルチプレクサ４７０と、第１マルチプレクサ４７０の出力に応じて、一定期間有効になるストローブ信号ＲＤＰＩＮＢ＜０：５＞を生成するためのストローブ生成部４６０とを備える。
第１論理部は、図６に示すようにＡＮＤゲートで構成されており、論理ローレベルで有効になるデータロード信号ＬＤＦＦと、データバス反転回路ＤＢＩを介して最後のアドレス情報が入力されたことを知らせるアドレス入力信号ＬＤＦＦ＿ＰＩＮＥＮとに対して論理積演算を行い、その結果を第１マルチプレクサ４７０に出力する。
第１マルチプレクサ４７０は、第１論理部の出力及び読み出しストローブパルスＩＯＳＡＳＴＢＰのうちの１つをデータロードフラグ信号ＬＤＦＦ＿ＦＬＡＧに応じて選択する。読み出しストローブパルスＩＯＳＡＳＴＢＰは、半導体メモリ装置の一般的な読み出し動作時に、単位セルから出力されたデータをデータ出力回路の出力端に伝送するための制御信号であり、データロードフラグ信号ＬＤＦＦ＿ＦＬＡＧは、読み出しトレーニング動作が始まってデータロード信号ＬＤＦＦが入力されると、有効になる信号である。ここで、第１マルチプレクサ４７０は、半導体メモリ装置が正常な読み出し動作を行う場合は、読み出しストローブパルスＩＯＳＡＳＴＢＰを出力し、読み出しトレーニング動作のためにデータを伝送する場合は、第１論理部の結果を出力する。
第１マルチプレクサ４７０の出力に応じて、ストローブ生成部４６０は、一定時間だけの有効期間を有するストローブ信号ＲＤＰＩＮＢ＜０：５＞を生成する。結果的に、ストローブ信号ＲＤＰＩＮＢ＜０：５＞の有効期間は、半導体メモリ装置の動作環境によって決定される。
ストローブ信号ＲＤＰＩＮＢ＜０：５＞に応じて、グローバルデータラインを介して伝送されるデータを外部に出力するための読み出しＦＩＦＯバッファ部４３０は、データロード信号ＬＤＦＦに応じて、書き込みグローバルデータラインＷＧＤＬ＜０：７＞及び読み出しグローバルデータラインＲＧＤＬ＜０：７＞のうちの１つを選択するための第２マルチプレクサ４５０と、ストローブ信号ＲＤＰＩＮＢ＜０：５＞に応じて、第２マルチプレクサ４５０から印加されたデータトレーニングパターン及びデータを出力するための読み出しＦＩＦＯバッファ４８０とを備える。一般的な半導体メモリ装置内の読み出しＦＩＦＯバッファ部４３０は、読み出しグローバルデータラインＲＧＤＬ＜０：７＞を介して単位セルから出力されたデータを受信して外部に出力するが、本発明では、読み出しトレーニングを行うために、書き込みグローバルデータラインＷＧＤＬを介して伝送されたデータトレーニングパターンを出力することもできる。第２マルチプレクサ４５０は、第１マルチプレクサ４７０と同様に、データロード信号ＬＤＦＦに応じて有効になるデータロードフラグ信号ＬＤＦＦ＿ＦＬＡＧに応じて、書き込みグローバルデータラインＷＧＤＬ＜０：７＞又は読み出しグローバルデータラインＲＧＤＬ＜０：７＞を介して伝送されるデータトレーニングパターン又はデータを読み出しＦＩＦＯバッファ４８０に出力する。
図７Ａは、図５に示す半導体メモリ装置の読み出しトレーニングにおいて、アドレス情報の割り当てを説明するための概念図であり、図７Ｂは、図７Ａに示すアドレス情報がデータ出力回路に割り当てられた結果を説明するための概念図である。
図７Ａに示すように、データロード信号ＬＤＦＦが論理ローレベルで有効になると、システムクロックＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応じて制御信号型アドレス情報が入力される。その後、システムクロックＣＬＫの２周期の間に３２のアドレス情報が入力される。システムクロックＣＬＫの第１周期の間に入力されたアドレス情報の一部のアドレス情報ＢＡ０〜ＢＡ３，Ａ２〜Ａ５のみを制御信号型アドレス情報として用いる。
システムクロックＣＬＫの立ち上がりエッジに同期して入力された制御信号型アドレス情報であるバンクアドレス情報ＢＡ０〜ＢＡ３は、図５に示す第１アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１に入力されて、２つのデータ出力回路ＢＹＴＥ０，ＢＹＴＥ１のそれぞれに備えられている複数のデータ伝送回路及びデータバス反転回路のそれぞれ何れか１つをアクティブにするか否かを決定する。つまり、バンクアドレス情報ＢＡ０〜ＢＡ３は、データ出力回路ＢＹＴＥ０，ＢＹＴＥ１の両方それぞれで、１つのデータ伝送回路（またはデータバス反転回路）をアクティブにするか否かを決定する。制御信号型アドレス情報は、出力するデータ伝送回路（またはデータバス反転回路）を選択する。それぞれのデータ出力回路内のアクティブになったデータ伝送回路又はデータバス反転回路には、システムクロックＣＬＫの第２周期及び第３周期（立ち上がりエッジ及び立ち下がりエッジ）の間に上位アドレスパッドＡＤＤＲ＿ＭＳＢを介して入力されたアドレス情報をそれぞれ８つずつ伝送する。
図７Ａ及び図７Ｂに示すように、システムクロックＣＬＫの第１周期の立ち上がりエッジに応じて入力されたバンクアドレス情報ＢＡ０〜ＢＡ３が「００００」の場合、２つのデータ出力回路ＢＹＴＥ０，ＢＹＴＥ１内の第１データ伝送回路ＤＱ０及び第９データ伝送回路ＤＱ８はアクティブとなる。それから、システムクロックＣＬＫの第２周期の立ち上がりエッジ及び立ち下がりエッジに同期して上位アドレスパッドＡＤＤＲ＿ＭＳＢを介して入力されたアドレス情報Ａ１０／Ａ０，Ａ９／Ａ１，ＢＡ０／Ａ２，ＢＡ３／Ａ３は、第１データ伝送回路ＤＱ０に伝送される。システムクロックＣＬＫの第３周期の立ち上がりエッジ及び立ち下がりエッジに同期して上位アドレスパッドＡＤＤＲ＿ＭＳＢを介して入力されたアドレス情報Ａ１０／Ａ０，Ａ９／Ａ１，ＢＡ０／Ａ２，ＢＡ３／Ａ３は、第９データ伝送回路ＤＱ８に伝送される。
また、下位アドレスパッドＡＤＤＲ＿ＬＳＢを介してシステムクロックＣＬＫの第１周期内の立ち下がりエッジに同期して入力された他の制御信号型アドレス情報Ａ２〜Ａ５は、図５に示す第２アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ２に入力されて、他の２つのデータ出力回路ＢＹＴＥ２，ＢＹＴＥ３のそれぞれに備えられている複数のデータ伝送回路及びデータバス反転回路のそれぞれ何れか１つをアクティブにするか否かを決定する。それぞれのデータ出力回路内のアクティブになったデータ伝送回路又はデータバス反転回路には、システムクロックＣＬＫの第２周期及び第３周期（立ち上がりエッジ及び立ち下がりエッジ）の間に下位アドレスパッドＡＤＤＲ＿ＬＳＢを介して入力されたアドレス情報をそれぞれ８つ伝送する。
図７Ａ及び図７Ｂに示すように、システムクロックＣＬＫの第１周期の立ち上がりエッジに応じて入力された制御信号型アドレス情報Ａ２〜Ａ５が「０１１０」の場合、他の２つのデータ出力回路ＢＹＴＥ２，ＢＹＴＥ３内の第２０データ伝送回路ＤＱ１９及び第２８データ伝送回路ＤＱ２７はアクティブとなる。それから、システムクロックＣＬＫの第２周期の立ち上がりエッジ及び立ち下がりエッジに同期して下位アドレスパッドＡＤＤＲ＿ＬＳＢを介して入力されたアドレス情報ＢＡ２／Ａ４，ＢＡ１／Ａ５，Ａ１１／Ａ６，Ａ８／Ａ７は、第２０データ伝送回路ＤＱ１９に伝送される。システムクロックＣＬＫの第３周期の立ち上がりエッジ及び立ち下がりエッジに同期して下位アドレスパッドＡＤＤＲ＿ＬＳＢを介して入力されたアドレス情報ＢＡ２／Ａ４，ＢＡ１／Ａ５，Ａ１１／Ａ６，Ａ８／Ａ７は、第２８データ伝送回路ＤＱ２７に伝送される。このように、アドレス情報は、トレーニングドライバ５００によって、データ出力回路（データ伝送回路及びデータバス反転回路）に割り当てられる。詳細には、システムクロック第１周期に入力されたアドレス情報の一部（制御信号型アドレス情報）に基づいて、システムクロック第２、第３周期に入力されたアドレス情報（データ型アドレス情報）がデータ出力回路に割り当てられる。
本発明の一実施形態では、それぞれのデータ出力回路からデータバス反転回路に伝送されるアドレス情報が最後に伝送され、データロード信号ＬＤＦＦと共に入力されるアドレス情報が全て入力されたときに有効になる、図６に示すアドレス入力信号ＬＤＦＦ＿ＰＩＮＥＮは、データバス反転回路にアドレス情報を伝送する場合に有効になる制御信号型アドレス情報を用いて生成することができる。図７Ａに示すように、データバス反転回路を選択するために、制御信号型アドレス情報は「０００１」として、特定のアドレス情報ＢＡ１，Ａ５のみが有効になる。
上記方法によって、全てのデータ出力回路内の書き込みＦＩＦＯバッファを満たすために９×４×ｔＣＫが必要であり、対応するストローブ信号ＲＤＰＩＮＢ＜０：５＞が有効になると、書き込みグローバルデータラインＷＧＤＬ＜０：７＞を介して、全てのアドレス情報がデータトレーニングパターンとして読み出しＦＩＦＯバッファに格納される。具体的に説明すると、データロード信号ＬＤＦＦが１回有効になると、４つのデータ伝送回路を介して読み出しトレーニングを行い、データロード信号ＬＤＦＦが９回有効になると、全てのデータ出力回路（３２個のデータ伝送回路および４つのデータバス反転回路）を介してデータトレーニングパターンを出力するようにできる。すなわち、４つのデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３当たり、１回のデータロード信号ＬＤＦＦで１つのデータ伝送回路ＤＱにデータトレーニングパターンを印加することができるため、４ｔＣＫで計４つのデータ伝送回路にデータトレーニングパターンを印加することができる。このうち２つずつ、データ伝送回路は、互いに同じ制御信号型アドレス情報を有している（図７参照）。各データ出力回路は、８つのデータ伝送回路と１つのデータバス反転回路とを備えているため、全てのデータ伝送回路及びデータバス反転回路にデータトレーニングパターンを印加するためには、９×４×ｔＣＫが必要である。
また、データ出力回路ＢＹＴＥ０〜ＢＹＴＥ３に備えられているデータ伝送回路ＤＱ０〜ＤＱ３１及びデータバス反転回路ＤＢＩ０〜ＤＢＩ３の全てに対して読み出しトレーニングを行わずに、動作環境にしたがって、複数のデータ出力回路（データ伝送回路）の一部のみを介して選択的に読み出しトレーニングを行うこともできる。この場合、データトレーニングパターンは、必要なアドレス情報のみを受信して割り当てることにより生成され、該当するデータ出力回路を介して出力される。
図８は、図５に示す半導体メモリ装置の動作を説明するためのタイミング図である。特に、全てのデータ出力回路に対して行われる読み出しトレーニングについて説明する。
同図に示すように、読み出しトレーニング動作は、データロード信号ＬＤＦＦの印加後、書き込みレイテンシ（ＷＬ）だけの時間が経過して、アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２及びデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３に伝送される。その後、制御信号型アドレス情報ＡＸ／ＡＹに対応するアドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦが有効になり、データ型アドレス情報ＬＤ０，１，２，３は、アドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦに対応する書き込みＦＩＦＯバッファに伝送される。
最後の９番目のデータロード信号が入力された後、書き込みレイテンシ（ＷＬ）だけの時間が経過して、そのデータロード信号がアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１，ＡＤＤＲ＿ＤＥＣ２及びデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３に伝送される期間ＷＴＥＮ＿ＬＤＦＦ８にアドレス入力信号ＬＤＦＦ＿ＰＩＮＥＮが有効になる。そして、ストローブ信号ＲＤＰＩＮＢが有効になると、読み出しＦＩＦＯバッファに印加されたデータトレーニングパターンが外部に出力される。アドレス情報に基づいて生成されたデータトレーニングパターンが、書き込みグローバルデータラインＷＧＤＬを介して、書き込みＦＩＦＯバッファから読み出しＦＩＦＯバッファに伝送される間、データロード信号ＬＤＦＦに対応するデータロードフラグ信号ＬＤＦＦ＿ＦＬＡＧは、有効になっている。
図９は、図６に示すアドレスデコーダ６２０を説明するための回路図である。
同図に示すように、アドレスデコーダ６２０は、データロード信号ＬＤＦＦに応じて、全てのデータ出力回路を非アクティブにするためのリセット部６２２と、制御信号型アドレス情報ＢＡ＜０：３＞に該当するデータ出力回路をアクティブにするためのアクティブ部６２４とを備える。
具体的に、アクティブ部６２４は、論理ローレベルを伝送するために、直列接続される複数のＭＯＳトランジスタと、既に設定されている制御信号型アドレス情報にのみ前記複数のＭＯＳトランジスタをアクティブにするための第２論理部６２３とを備えている。
リセット部６２２は、論理ローレベルで有効になったデータロード信号ＬＤＦＦに応じて、論理ハイレベルのアドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦを出力する第１ＭＯＳトランジスタ（図９の６２２内の左上）と、論理ハイレベルで無効になったデータロード信号ＬＤＦＦに応じて、論理ローレベルのアドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦを出力する第２ＭＯＳトランジスタ（図９の６２２内の左下）と、第１ＭＯＳトランジスタの駆動によって、アドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦを論理ハイレベルに維持する信号安定化回路（図９の６２２内の右側）と、を備えている。
ここで、各アドレスレコーダには、それぞれ対応するデータ伝送回路（またはデータバス反転回路）がある。もし、アドレスデコーダ６２０が第１データ伝送回路ＤＱ０をアクティブにするためのものであれば、第２論理部６２３は、制御信号型アドレス情報ＢＡ＜０：３＞である「００００」に対応して複数のＮＭＯＳトランジスタをターンオンさせなければならないため、それぞれの制御信号型アドレス情報を反転するためのインバータが備えられている。したがって、第２論理部６２３は、予め設定された制御信号型アドレス信号（ここでは「００００」）を受けた場合にのみ、アクティブ部６２４内のすべてのＮＭＯＳトランジスタをターンオンさせる。
そして、前記ＮＭＯＳトランジスタをターンオンさせるための制御信号型アドレス情報ＢＡ＜０：３＞の論理レベルによって、第２論理部６２３は、インバータを備えるか又は備えないことが可能である。第２論理部６２３のインバータは、制御信号型アドレスの論理レベルに応じて配置される。
図１０は、図５に示すアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１の動作を説明するためのタイミング図である。
同図に示すように、複数のアドレスデコーダを備えているアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１は、データロード信号ＬＤＦＦが有効になるとき、制御信号型アドレス情報ＢＡ＜０：３＞に応じて、該当するアドレスデコード信号ＷＴＰＯＵＴＢ＿ＬＤＦＦ＜４：７＞のうちの１つを有効にする。
一方、図５に示すトレーニングドライバ５００は、以下のような回路図で設計される。
図１１は、図５に示すトレーニングドライバを説明するための回路図である。ここで、トレーニングドライバ内には、上位アドレスパッドＡＤＤＲ＿ＭＳＢ及び下位アドレスパッドＡＤＤＲ＿ＬＳＢを介して外部から入力されるソース信号（外部ソース信号）に対応する個数だけドライバが備えられている。以下、図１１では、第１ソース信号ＡＤＤＲ＜０＞に対応する単位ドライバのみを取り上げて説明する。
同図に示すように、第１ソース信号ＡＤＤＲ＜０＞に対応する単位ドライバは、第１伝送ゲートＴＧ１と、第２伝送デートＴＧ２とを備えている。第１伝送ゲートＴＧ１は、データロード信号ＬＤＦＦ及び反転（ＩＮＶ１）されたデータロードフラグ信号ＬＤＦＦ＿ＦＬＡＧに応じて、第１ソース信号ＡＤＤＲ＜０＞を第１データトレーニングパターンＤＱＳＩＧ０として伝送する。第１データトレーニングパターンＤＱＳＩＧ０は、データ型アドレス情報に相当し、ＤＱ０〜ＤＱ３１に出力される。
第２伝送ゲートＴＧ２は、データロード信号ＬＤＦＦ及び反転（ＩＮＶ２）されたデータロードフラグ信号ＬＤＦＦ＿ＦＬＡＧに応じて、第１ソース信号ＡＤＤＲ＜０＞を第１アドレス情報ＡＤＤＲ０として伝送する。第１アドレス情報ＡＤＤＲ０は、アドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１及びＡＤＤＲ＿ＤＥＣ２に出力される。
第１ソース信号ＡＤＤＲ＜０＞は、データロードフラグ信号ＬＤＦＦ＿ＦＬＡＧに応答して、第１データトレーニングパターンＤＱＳＩＧ０または第１アドレス情報ＡＤＤＲ０として選択的に出力される。そして、第１伝送ゲートＴＧ１及び第２伝送ゲートＴＧ２の出力端には、信号伝送の特性を向上させるために、ドライバ５０１Ａ，５０１Ｂを更に備えることもできる。ドライバ５０１Ａ，５０１Ｂは、それぞれ２つのインバータ（反転回路）を備えている。これにより、信号伝送特性は向上する。
このように備えられた単位ドライバは、第１ソース信号ＡＤＤＲ＜０＞に応じて、第１アドレス情報ＡＤＤＲ０及び第１データトレーニングパターンＤＱＳＩＧ０を出力する。そして、複数の単位ドライバを有するトレーニングドライバ５００は、前記アドレス情報を割り当てて（分配して）、データトレーニングパターンを生成する。
前述したように、全てのデータ出力回路ＢＹＴＥ０〜ＢＹＴＥ３に備えられているデータ伝送回路ＤＱ０〜ＤＱ３１及びデータバス反転回路ＤＢＩ０〜ＤＢＩ３にデータトレーニングパターンを印加して出力するまでには、最大１４４ｔＣＫ（＝９（ＣＭＤ）×４（ＦＩＦＯ）×４（ｔＣＫ））だけの時間が経過しなければならない。しかし、本発明の他の実施形態では、読み出しトレーニングのための動作環境にしたがって、複数のデータ出力回路に同じデータトレーニングパターンを入力することができる。この場合（すなわち、全ての読み出しＦＩＦＯバッファに同じデータトレーニングパターンを満たす場合）、４８ｔＣＫ（＝９（ＣＭＤ）×１（ＦＩＦＯ）×４（ｔＣＫ）＋１（ＣＭＤ）×３（ＦＩＦＯ）×４（ｔＣＫ））だけの時間がかかる。
前述したように、本発明に係る半導体メモリ装置は、外部のデータ処理装置の要求に応じて、アドレス情報を割り当て、データトレーニングパターンをグローバル入出力ラインに印加できるようにして、多様なパターンのデータトレーニングパターンを出力することができる。これによって、本発明に係る半導体メモリ装置は、読み出しトレーニングを実際の読み出し動作と同様に行うことができ、その後、正常な動作におけるシステムに適用される半導体メモリ装置とデータ処理装置との間におけるデータ伝送の信頼性を高める。
特に、本発明では、外部から入力されるアドレス情報を割り当てることによって、データトレーニングパターンが全てプログラムされる。このため、本発明によれば、予め格納又は既に設定されている動作にしたがって、固定又は制限されたデータトレーニングパターンを生成してデータトレーニング動作を行う場合に発生するおそれがあるトレーニングの制限要素（短所及び限界）は減少する。
また、本発明に係る半導体メモリ装置は、内部に予め格納すべきデータトレーニングパターンの関連情報がないため、別途の格納空間を必要とせずにデータ出力回路内の簡単な回路の追加のみで効率的な設計が可能である。
本発明は、データ処理装置から印加される読み出しトレーニング命令と共にアドレスピン（アドレスパッド、アドレス入力回路）を介して入力される情報を用いて、互いに異なるデータトレーニングパターンをそれぞれのデータ入出力パッド（データ出力回路）を介して出力し、実際に半導体メモリ装置からデータが出力される状況と同様に読み出しトレーニングを行うことができるという長所がある。
また、本発明は、アドレスピンを介して入力される情報を用いて、全てのデータ入出力パッドに対して効率的に読み出しトレーニングを行うことができるだけでなく、読み出しトレーニング命令と共にデータ入出力パッドに関するアドレスを入力した場合、一部のデータ入出力パッドに対して選択的に読み出しトレーニングを行うことができる。本実施形態の半導体メモリ装置と、ＣＰＵやＧＰＵ等のデータ処理装置と、を有するシステムは、上記同様の作用効果を発揮する。
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるのではなく、本発明の技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更できることは、本発明に属する技術分野における通常の知識を有する者に明らかである。なお、本実施形態におけるデータ伝送回路は、本発明におけるデータ出力部にも相当する。
従来の半導体メモリ装置の読み出し動作を説明するためのタイミング図である。 高速に動作する半導体メモリ装置のデータ入出力動作を説明するためのタイミング図である。 本発明の一実施形態に係る半導体メモリ装置の読み出しトレーニングを説明するためのフローチャートである。 図３に示す読み出しトレーニングの結果を説明するためのタイミング図である。 本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。 図５に示す半導体メモリ装置内のデータ出力回路を具体的に説明するためのブロック図である。 図５に示す半導体メモリ装置の読み出しトレーニングにおいて、アドレス情報の割り当てを説明するための概念図である。 図７Ａに示すアドレス情報がデータ出力回路に割り当てられた結果を説明するための概念図である。 図５に示す半導体メモリ装置の動作を説明するためのタイミング図である。 図６に示すアドレスデコーダを説明するための回路図である。 図５に示すアドレスデコーダ回路ＡＤＤＲ＿ＤＥＣ１の動作を説明するためのタイミング図である。 図５に示すトレーニングドライバを説明するための回路図である。
符号の説明
５００ トレーニングドライバ
６２０ アドレスデコーダ

Claims (27)

  1. 外部からの入力に用いられる複数のアドレス入力回路と、
    外部への出力に用いられる複数のデータ出力回路と、
    読み出しトレーニングのためのデータロード信号と共に前記複数のアドレス入力回路を介して入力されるアドレス情報を前記データ出力回路に割り当てて、複数の前記データ出力回路を介して出力されるデータトレーニングパターンを生成するトレーニングドライバと、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記アドレス情報が、
    前記データトレーニングパターンを構成するデータ型アドレス情報と、
    該データ型アドレス情報を出力する前記データ出力回路を選択する制御信号型アドレス情報と
    を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記データ出力回路が、
    前記制御信号型アドレス情報に応じて有効になったアドレスデコード信号に応じて、前記データ型アドレス情報を書き込みグローバルデータラインに伝送する書き込みＦＩＦＯバッファ部と、
    前記データロード信号に対応する前記アドレス情報の入力が完了すると、ストローブ信号を生成するストローブ信号生成部と、
    前記データロード信号に応じて前記書き込みグローバルデータラインに伝送された前記データ型アドレス情報を受信し、受信した情報を前記ストローブ信号に応じて出力する読み出しＦＩＦＯバッファ部と
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記書き込みＦＩＦＯバッファ部が、
    書き込み動作時に外部データを書き込みグローバルデータラインに伝送する書き込みＦＩＦＯバッファと、
    前記アドレスデコード信号に応じて、前記データ型アドレス情報を書き込みグローバルデータラインに伝送するトレーニングＦＩＦＯバッファと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記ストローブ信号生成部が、
    前記データロード信号に対応する前記アドレス情報の入力が完了したかを検出する第１論理部と、
    前記データロード信号に応じて、第１論理部の出力及び読み出しストローブパルスのうちの１つを出力する第１マルチプレクサと、
    該第１マルチプレクサの出力に応じて、一定期間有効になる前記ストローブ信号を生成するストローブ生成部と
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記読み出しＦＩＦＯバッファ部が、
    前記データロード信号に応じて、前記書き込みグローバルデータライン及び読み出しグローバルデータラインのうちの１つを選択する第２マルチプレクサと、
    前記ストローブ信号に応じて、前記第２マルチプレクサから印加された前記データトレーニングパターン及びデータを出力する読み出しＦＩＦＯバッファと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  7. 前記制御信号型アドレス情報に応じて、前記データ型アドレス情報を伝送するデータ出力回路を選択的にアクティブにするアドレスデコード信号を出力する複数のアドレスデコーダを更に備えることを特徴とする請求項３に記載の半導体メモリ装置。
  8. 前記アドレスデコーダが、
    前記データロード信号に応じて、全てのデータ出力回路を非アクティブにするリセット部と、
    前記制御信号型アドレス情報に対応するデータ出力回路をアクティブにするアクティブ部と
    を備えることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記アクティブ部が、
    論理ローレベルを伝送するために直列接続される複数のＭＯＳトランジスタと、
    予め設定された前記制御信号型アドレス情報にのみ応じて前記複数のＭＯＳトランジスタをアクティブにする論理部と
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記リセット部が、
    論理ローレベルで有効になった前記データロード信号に応じて、論理ハイレベルのアドレスデコード信号を出力する第１ＭＯＳトランジスタと、
    論理ハイレベルで無効になった前記データロード信号に応じて、論理ローレベルのアドレスデコード信号を出力する第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタの駆動によって、前記アドレスデコード信号を論理ハイレベルに維持する信号安定化回路と
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  11. 前記アドレス情報が、前記複数のアドレス入力回路を介してシステムクロックの立ち上がりエッジ及び立ち下がりエッジのそれぞれで入力され、前記データロード信号が有効になった前記システムクロックの第１周期の間に前記制御信号型アドレス情報が入力され、前記システムクロックの第２周期と第３周期との間に前記データ型アドレス情報が入力されることを特徴とする請求項２に記載の半導体メモリ装置。
  12. 前記読み出しトレーニングのための動作環境に応じて、前記複数のデータ出力回路の全体又は一部のみを介して選択的に前記データトレーニングパターンを出力することを特徴とする請求項１に記載の半導体メモリ装置。
  13. 前記複数のアドレス入力回路は、８つのアドレス入力回路であり、
    前記複数のデータ出力回路は、３２個のデータ伝送回路と４つのデータバス反転回路とで構成されており、
    前記データロード信号が１回有効になると、４つの前記データ出力回路を介して読み出しトレーニングを行い、前記データロード信号が９回有効になると、全ての前記データ出力回路を介して前記データトレーニングパターンを出力することを特徴とする請求項１に記載の半導体メモリ装置。
  14. 前記読み出しトレーニングのための動作環境に応じて、前記複数のデータ出力回路に同じデータトレーニングパターンを入力することを特徴とする請求項１に記載の半導体メモリ装置。
  15. 読み出しトレーニングのためのデータロード信号とアドレス情報に対応するデータトレーニングパターンとの到達時点を確認して、システムクロックの位相を早めるか又は遅らせるデータ処理装置と、
    前記データロード信号と共に複数のアドレスパッドを介して入力される前記アドレス情報を割り当てて前記データトレーニングパターンを生成し、前記複数のデータ入出力パッドを介して前記データトレーニングパターンを出力する半導体メモリ装置と、
    を備えることを特徴とするシステム。
  16. 前記アドレス情報が、
    前記データトレーニングパターンを構成するデータ型アドレス情報と、
    該データ型アドレス情報を出力するデータ入出力パッドを選択する制御信号型アドレス情報と
    を含むことを特徴とする請求項１５に記載のシステム。
  17. 前記半導体メモリ装置が、
    前記制御信号型アドレス情報をデコードするアドレスデコーダと、
    前記データ型アドレス情報を伝送するトレーニングドライバと、
    前記アドレスデコーダによってアクティブになり、前記トレーニングドライバから受信した前記データトレーニングパターンを出力する複数のデータ出力部と、を備え、
    前記データ出力部が、それぞれ対応する前記データ入出力パッドに備えられることを特徴とする請求項１５に記載のシステム。
  18. 前記データ出力部が、
    前記制御信号型アドレス情報に応じて有効になったアドレスデコード信号にしたがって、前記データ型アドレス情報を書き込みグローバルデータラインに伝送する書き込みＦＩＦＯバッファ部と、
    前記データロード信号に対応する前記アドレス情報の入力が完了すると、ストローブ信号を生成するストローブ信号生成部と、
    前記データロード信号に応じて、前記書き込みグローバルデータラインに伝送された前記データ型アドレス情報を受信し、受信した情報を前記ストローブ信号に応じて出力する読み出しＦＩＦＯバッファ部と
    を備えることを特徴とする請求項１７に記載のシステム。
  19. 前記アドレスデコーダが、
    前記データロード信号に応じて全ての前記データ出力部を非アクティブにするリセット部と、
    前記制御信号型アドレス情報に対応する前記データ出力部をアクティブにするアクティブ部と
    を備えることを特徴とする請求項１７に記載のシステム。
  20. 前記アドレス情報が、前記複数のアドレスパッドを介してシステムクロックの立ち上がりエッジ及び立ち下がりエッジのそれぞれで前記半導体メモリ装置に入力され、
    前記半導体メモリ装置は、前記データロード信号が有効になった前記システムクロックの第１周期の間に前記制御信号型アドレス情報を受信し、前記システムクロックの第２周期と第３周期との間に前記データ型アドレス情報を受信することを特徴とする請求項１６に記載のシステム。
  21. 前記読み出しトレーニングのための動作環境にしたがって、前記半導体メモリ装置が、前記複数のデータ入出力パッドの全体又は一部のみを介して選択的に前記データトレーニングパターンを出力することを特徴とする請求項１５に記載のシステム。
  22. 前記読み出しトレーニングのための動作環境に応じて、前記半導体メモリ装置が、同じデータトレーニングパターンを全ての前記データ入出力パッドを介して出力することを特徴とする請求項１５に記載のシステム。
  23. 読み出しトレーニングのためのデータロード信号と共に複数のアドレス入力回路を介して入力されるアドレス情報を割り当ててデータトレーニングパターンを生成するステップと、
    該データトレーニングパターンを、複数のデータ出力回路を介して出力するステップと
    を含むことを特徴とする半導体メモリ装置の動作方法。
  24. 前記アドレス情報が、
    前記データトレーニングパターンを構成するデータ型アドレス情報と、
    該データ型アドレス情報を出力する前記データ出力回路を選択する制御信号型アドレス情報と
    を含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
  25. 前記データトレーニングパターンを生成するステップが、
    前記制御信号型アドレス情報をデコードするステップと、
    該デコード結果に応じて前記データ出力回路をアクティブにするステップと、
    前記データ型アドレス情報を、アクティブになった前記データ出力回路を介して前記データトレーニングパターンとして出力するステップと
    を含むことを特徴とする請求項２４に記載の半導体メモリ装置の動作方法。
  26. 前記トレーニングドライバは、複数の単位ドライバを備え、
    該単位ドライバは、
    前記データロード信号及び反転されたデータロードフラグ信号に応じて、外部から入力されるソース信号を前記アドレス情報として伝送する第１伝送ゲートと、
    前記データロード信号及び反転されたデータロードフラグ信号に応じて、前記ソース信号を前記データトレーニングパターンとして伝送する第２伝送ゲートと、
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  27. 前記第１伝送ゲートの出力端及び第２伝送ゲートの出力端には、信号伝送の特性を向上させるドライバが更に備えられていることを特徴とする請求項２６に記載の半導体メモリ装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010015667A (ja) * 2008-06-30 2010-01-21 Hynix Semiconductor Inc データ伝達回路及びそれを備える半導体メモリ装置
US8725976B2 (en) 2010-03-04 2014-05-13 Samsung Electronics Co., Ltd. Method of optimizing data training in system including memory devices
US8832509B2 (en) 2010-07-29 2014-09-09 SK Hynix Inc. Semiconductor system and data training method thereof
CN110503993A (zh) * 2018-05-18 2019-11-26 爱思开海力士有限公司 控制器及包括控制器的半导体系统

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8386829B2 (en) * 2009-06-17 2013-02-26 Macronix International Co., Ltd. Automatic internal trimming calibration method to compensate process variation
KR20120035755A (ko) * 2010-10-06 2012-04-16 삼성전기주식회사 적응형 지연 조절 기능이 구비된 데이터 인터페이스 장치
US9025409B2 (en) * 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
KR102097006B1 (ko) * 2013-08-09 2020-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 시스템
US10008287B2 (en) 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
KR102375695B1 (ko) * 2017-03-14 2022-03-18 에스케이하이닉스 주식회사 데이터 전송 트레이닝 방법 및 이를 수행하는 데이터 저장 장치
US10649849B2 (en) * 2017-07-14 2020-05-12 Samsung Electronics Co., Ltd. Memory device including detection clock pattern generator for generating detection clock output signal including random data pattern
KR102392055B1 (ko) * 2017-08-09 2022-04-28 삼성전자주식회사 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템
KR20190046491A (ko) 2017-10-26 2019-05-07 삼성전자주식회사 반도체 메모리, 반도체 메모리를 포함하는 메모리 시스템, 그리고 반도체 메모리의 동작 방법
US10664432B2 (en) * 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05174599A (ja) * 1991-12-20 1993-07-13 Hitachi Ltd 半導体装置
JP2003050738A (ja) * 2001-08-03 2003-02-21 Elpida Memory Inc キャリブレーション方法及びメモリシステム
JP2007012166A (ja) * 2005-06-30 2007-01-18 Alaxala Networks Corp 半導体装置
JP2008226423A (ja) * 2007-03-09 2008-09-25 Hynix Semiconductor Inc ライトトレーニング機能を持つ半導体メモリ装置
JP2010015667A (ja) * 2008-06-30 2010-01-21 Hynix Semiconductor Inc データ伝達回路及びそれを備える半導体メモリ装置
JP2010118137A (ja) * 2008-11-11 2010-05-27 Hynix Semiconductor Inc 半導体メモリ装置及びその動作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400311B1 (ko) * 2001-06-29 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 신호 지연 제어 장치
KR100543923B1 (ko) * 2003-08-21 2006-01-23 주식회사 하이닉스반도체 반도체 소자에서의 위상 지연 보상 장치 및 방법
JP2006275616A (ja) * 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置及びスキュー調整方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05174599A (ja) * 1991-12-20 1993-07-13 Hitachi Ltd 半導体装置
JP2003050738A (ja) * 2001-08-03 2003-02-21 Elpida Memory Inc キャリブレーション方法及びメモリシステム
JP2007012166A (ja) * 2005-06-30 2007-01-18 Alaxala Networks Corp 半導体装置
JP2008226423A (ja) * 2007-03-09 2008-09-25 Hynix Semiconductor Inc ライトトレーニング機能を持つ半導体メモリ装置
JP2010015667A (ja) * 2008-06-30 2010-01-21 Hynix Semiconductor Inc データ伝達回路及びそれを備える半導体メモリ装置
JP2010118137A (ja) * 2008-11-11 2010-05-27 Hynix Semiconductor Inc 半導体メモリ装置及びその動作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010015667A (ja) * 2008-06-30 2010-01-21 Hynix Semiconductor Inc データ伝達回路及びそれを備える半導体メモリ装置
US8725976B2 (en) 2010-03-04 2014-05-13 Samsung Electronics Co., Ltd. Method of optimizing data training in system including memory devices
US8832509B2 (en) 2010-07-29 2014-09-09 SK Hynix Inc. Semiconductor system and data training method thereof
CN110503993A (zh) * 2018-05-18 2019-11-26 爱思开海力士有限公司 控制器及包括控制器的半导体系统
KR20190132055A (ko) * 2018-05-18 2019-11-27 에스케이하이닉스 주식회사 반도체 시스템
US11462252B2 (en) 2018-05-18 2022-10-04 SK Hynix Inc. Controller and semiconductor system including a controller
KR102478044B1 (ko) * 2018-05-18 2022-12-16 에스케이하이닉스 주식회사 반도체 시스템
US11742010B2 (en) 2018-05-18 2023-08-29 SK Hynix Inc. Controller and semiconductor system including a controller

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