KR20090045639A - 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템 - Google Patents

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Abstract

본 발명은 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로 및 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 다수의 데이터 입출력 회로를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함한다. 따라서, 본 발명은 데이터 처리 장치로부터 인가되는 읽기 트레이닝 명령과 함께 어드레스 핀을 통해 입력되는 정보를 이용하여 서로 다른 데이터 트레이닝 패턴을 각각의 데이터 패드를 통해 출력하여 실제 반도체 메모리 장치에서 데이터가 출력되는 상황과 유사하게 읽기 트레이닝을 수행할 수 있다.
읽기 트레이닝, 반도체, 메모리 장치, 데이터 패턴, 어드레스

Description

고속으로 데이터 송신할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR TRANSMITTING DATA IN HIGH SPEED}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 데이터를 읽고 쓰는 동작 중 데이터의 송수신을 고속으로 하기 위한 장치 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치를 통해 동작이 지연되고 있다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮춘다. 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 아울러, 반도체 메모리 장치로부터 출력된 데이터들이 각종 처리 장치에 정확히 전달되어야 시스템은 안정적으로 동작할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도이다. 구체적으로, 그래픽 작업용 반도체 메모리 장치와 이미지 데이터를 전문적으로 처리하기 위한 그래픽 처리 장치(GRAPHIC PROOCESS UNIT, GPU) 간 데이터를 주고 받는 과정을 설명하고 있다.
도시된 바와 같이, 읽기(READ) 동작에서 그래픽 처리 장치(GPU)의 요구에 따라 일반적인 디디알(DOUBLE DATA RATE, DDR) 반도체 메모리 장치는 요구에 대응하는 데이터(DRAM DATA)를 메모리 클록(DRAM clock)의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 출력한다. 또한, 그래픽 처리 장치(GPU)는 그래픽 클록(GPU clock)의 상승 에지(rising edge) 및 하강 에지(falling edge) 때의 입력된 데이터 값을 읽어들인다. 이때, 디디알 반도체 메모리 장치에서 출력된 데이터의 유효 윈도우 내에 그래픽 클록의 상승 및 하강 에지가 존재하여야 그래픽 처리 장치가 정확히 데이터를 전달받을 수 있다.
데이터 전달과정에서 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인으로 인해 (t2-t1) 만큼의 데이터 지연 시간이 발생한다. 반도체 메모리 장치에서는 클록의 에지에 동기화하여 데이터를 출력하지만, 그래픽 처리 장치에서는 전달되는 데이터의 유효 윈도우 내 바람직하게는 데이터 유효 윈도우의 가운데 클록의 에지가 위치되어야 정확하게 데이터를 전달될 수 있다. 따라서, 가장 이상적인 상황은 메모리 클록(DRAM clock)과 그래픽 클록(GPU clock)의 위상차이가 0.5*UI(여기서 UI는 데이터 유효 윈도우)만큼 일 경우이고, 이때 데이터 지연 시간은 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인을 감안하여 t2-t1+0.5*UI 정도로 생각할 수 있다. 결국, 도시된 것처럼 반도체 메모리 장치와 그래픽 처리 장치의 동작은 서로 다른 위상을 가지는 클록을 기준으로 이루 어진다. 이렇게 반도체 메모리 장치와 그래픽 처리 장치 간 서로 다른 클록 환경은 전달되는 데이터와 데이터를 인식하기 위한 클록(즉, 데이터 트리거(trigger) 신호) 간의 불일치가 존재함을 의미한다.
이러한 불일치를 극복하여 안정된 동작을 제공하기 위해, 반도체 메모리 장치나 반도체 메모리 장치를 포함하는 시스템은 반도체 메모리 장치와 그래픽 처리 장치 사이 발생하는 지연 시간을 미리 정하기도 한다. 이를 위해, 읽기 스트로브 신호(RDQS) 및 쓰기 스트로브 신호(WDQS)와 같은 별도의 클록(기준신호)이 사용되거나, 기준 클록을 기준으로 한 출력 액세스 시간(tAC) 및 데이터 스트로브 신호 출력 액세스 시간(tDQSCK) 혹은 데이터 스트로브 신호부터 데이터 출력까지의 시간(tDQSQ) 등을 반도체 메모리 장치의 스펙(Spec.)에 규정한다.
이러한 반도체 메모리 장치의 스펙에 정의된 여러 파라미터들의 값이나 관련 정보들은 반도체 메모리 장치와 그래픽 처리 장치 내부에 물리적으로 고정되어 있어, 실제 구현된 시스템 내에서 예상치 않은 동작 환경의 변화가 발생할 경우 정상적인 데이터 전달을 보장되기 어려워진다. 특히, 고속으로 동작하는 시스템에서는 유효한 데이터의 윈도우는 점점 작아질 수밖에 없고 반도체 메모리 장치와 그래픽 처리 장치 사이의 채널에 존재하는 데이터가 증가함에 따라 안정적으로 데이터를 전달하는 일은 쉽지 않아졌다.
이러한 어려움을 해결하기 위해 최근의 반도체 메모리 장치와 그래픽 처리 장치는 데이터 트레이닝(data training)을 통해 실제로 둘 사이의 데이터가 고속으로 전달되는 상황에 대응할 수 있도록 한다. 여기서, 데이터 트레이닝은 읽기와 쓰 기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반도체 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술을 말한다. 일 예로, 디디알3(DDR, version 3) 반도체 메모리 장치의 성능을 규정하는 스펙에는 지연으로 인한 클록(HCLK)과 데이터 스트로브 신호(DQS)의 시간 차이를 보정하기 위한 쓰기 레벨링(WRITE leveling) 기술을 채택하고 있다. 쓰기 레벨링을 통해 스트로브 신호와 클록 신호 간 스큐를 보상하여 반도체 메모리 장치가 가지는 tDQSS, tDSS and tDSH 등을 포함한 타이밍 요구 조건(timing requirement)을 충족할 수 있도록 프로그램 가능한 지연 소자들을 데이터 스트로브 신호에 사용한다.
최근에 제안되고 있는 그래픽 작업용 반도체 메모리 장치는 4Gbps 이상의 속도로 데이터를 전달할 수 있도록 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 그래픽 작업용 반도체 메모리 장치는 데이터 트레이닝을 스펙에 규정하고 있다.
본 발명은 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높이기 위한 것으로, 반도체 메모리 장치가 데이터 처리 장치로부터 읽기 트레이닝 명령과 함께 인가되는 어드레스 정보를 통해 서로 다른 데이터 트레이닝 패턴을 출력할 수 있는 반도체 메모리 장치를 제공함으로써 읽기 동작의 신뢰성을 보장하도록 하는 데 그 특징이 있다.
본 발명은 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로 및 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 다수의 데이터 입출력 회로를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 읽기 트레이닝을 위한 데이터 로딩 신호와 어드레스 정보에 대응하는 데이터 트레이닝 패턴의 도착 시점을 확인하여 시스템 클록의 위상을 앞당기거나 지연시키는 데이터 처리 장치 및 데이터 로딩 신호와 다수의 어드레스 패드를 통해 입력되는 어드레스 정보를 배분하여 데이터 트레이닝 패턴을 생성한 후 다수의 데이터 입출력 패드를 통해 출력하기 위한 반도체 메모리 장치를 포함하는 시스템을 제공한다.
더 나아가, 본 발명은 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 상기 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 데이터 트레이닝 패턴을 생성하는 단계 및 데이터 트레이닝 패턴을 다수의 데이터 입출력 회로를 통해 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
동작 속도가 빠른 반도체 메모리 장치에서 데이터 전달의 신뢰성을 높이기 위해 클록과 데이터에 대해 적용되는 트레이닝 중 읽기 및 쓰기 트레이닝(Data Training)이란 반도체 메모리 장치와 데이터 처리 장치가 데이터를 주고 받는 읽기와 쓰기 과정에서 채널의 상황에 맞춰 그래픽 처리 장치의 동작 클록을 조절하여 지연으로 인한 오차를 없애버리는 것으로, 본 발명은 데이터 처리 장치로부터 인가되는 읽기 트레이닝 명령과 함께 어드레스 핀을 통해 입력되는 정보를 이용하여 실제 상황과 유사하게 다양한 데이터 패턴을 출력할 수 있는 반도체 메모리 장치를 제안한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 어드레스 핀을 통해 입력되는 어드레스 정보를 활용하여 각각의 데이터 패드마다 서로 다른 데이터 트레이닝 패턴을 인가할 수 있는 회로를 포함한다.
본 발명은 데이터 처리 장치로부터 인가되는 읽기 트레이닝 명령과 함께 어드레스 핀을 통해 입력되는 정보를 이용하여 서로 다른 데이터 트레이닝 패턴을 각 각의 데이터 패드를 통해 출력하여 실제 반도체 메모리 장치에서 데이터가 출력되는 상황과 유사하게 읽기 트레이닝을 수행할 수 있는 장점이 있다.
또한, 본 발명은 어드레스 핀을 통해 입력되는 정보를 이용하여 모든 데이터 패드에 대해 효율적으로 읽기 트레이닝을 수행할 수 있을 뿐만 아니라 읽기 트레이닝 명령과 함께 데이터 패드에 관한 어드레스를 입력할 경우 일부의 데이터 패드에 대해 선택적으로 읽기 트레이닝을 수행할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 고속으로 동작하는 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 반도체 메모리 장치와 데이터 처리 장치를 포함한 시스템은 두 개의 서로 다른 주파수를 가지는 클록을 사용하고 있다. 데이터 처리 장치의 일종인 그래픽 처리 장치(Graphics Processing Unit, GPU)는 반도체 메모리 장치로부터 출력된 데이터(D0 ~ D7)를 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지에 동기하여 수신한다. 데이터 클록(WCLK, WCLK#)은 시스템 클록(CLK, CLK#)보다 두 배의 주파수를 가지는 클록으로 데이터를 전달하는 데 기준이 되며, 시스템 클록(CLK, CLK#)은 명령과 주소를 전달하는 데 기준으로 사용한다.
기존의 디디알(Double Data Rate, DDR) 반도체 메모리 장치와 달리, 본 발명은 시스템 클록(CLK, CLK#)의 한 주기(1 tck) 동안 4개의 데이터를 입력 혹은 출력하는 큐디알(Quad Data Rate, QDR) 반도체 메모리 장치를 예로 들어 설명한다. 더 빠른 데이터 전달 속도를 가질 수 있는 큐디알(QDR) 반도체 메모리 장치는 1ns의 주기를 가지는 시스템 클록(CLK, CLK#)에 대해 그 4배인 4Gbps의 속도로 데이터를 전달할 수 있게 된다.
반도체 메모리 장치나 그래픽 처리 장치 모두 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지가 전달받는 데이터의 유효 윈도우 내에 존재하여야 한다. 종래에 비해, 시스템 클록의 두 배의 주파수를 가지는 데이터 클록(WCLK, WCLK#)으로 인하여 데이터의 유효 윈도우는 더 작아졌다. 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지가 데이터의 유효 윈도우 내에 위치할 때 데이터는 정상적으로 전달될 수 있으므로, 데이터 전달에 있어 동작 마진은 유효 윈도우의 크기와 같은 0.25*tck가 된다. 결국 시스템 클록(CLK, CLK#)의 동작 주파수가 높아질수록 그래픽 처리 장치가 데이터를 전달받기는 어려워진다. 이러한 반도체 메모리 장치와 데이터 처리장치의 고속 동작을 보장하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 읽기 트레이닝 및 쓰기 트레이닝과 같은 데이터 트레이닝을 수행한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 트레이닝을 설명하기 위한 순서도이다.
도시된 바와 같이, 반도체 메모리 장치와 데이터 처리 장치 간 수행되는 읽기 트레이닝은 데이터 패턴을 로딩하는 단계(S301), 데이터 패턴을 전송하는 단 계(S302), 데이터 패턴의 도착 시점을 확인하는 단계(S303), 도착 시점을 확인한 후 데이터 클록의 위상을 앞당기거나 지연하기 위한 단계(S304, S305), 데이터 패턴의 도착 시점에 대한 데이터 클록의 위상이 조정된 후 인터페이스가 데이터 입출력 시점에 대응하는지 확인하는 단계(S306), 및 인터페이스(UI)가 데이터 입출력 시점에 대응하지 않을 경우 인터페이스(UI)를 조정하는 단계(S307)를 포함한다. 데이터 패턴을 로딩하는 단계(S301)와 데이터 패턴을 전송하는 단계(S302)는 반도체 메모리 장치 내에서 이루어지고, 그 외 동작들은 데이터 처리 장치가 수행한다.
읽기 트레이닝을 위한 데이터 패턴이 반도체 메모리 장치 내에 로딩된 후 데이터 처리 장치는 데이터 패턴을 전송하라는 명령을 반도체 메모리 장치에 내린다. 데이터 패턴의 도착 시점을 확인하여 데이터 패턴의 유효 윈도우와 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지를 비교한 뒤 데이터 클록(WCLK, WCLK#)의 위상이 늦다면 데이터 클록(WCLK, WCLK#)의 위상을 앞당기고, 그 반대라면 데이터 클록(WCLK, WCLK#)의 위상을 지연한다. 또한, 데이터 처리 장치의 인터페이스(UI)도 반도체 메모리 장치로부터 전달되는 데이터 패턴의 도착 시점에 대응하여 동작 마진을 확인하고, 부적절한 경우 인터페이스를 데이터 패턴의 입출력 시점에 맞추어 조정한뒤 데이터 패턴을 전달받아 재확인한다. 여기서, 반도체 메모리 장치에서 데이터 트레이닝 중 읽기 트레이닝을 수행하기 위해 로딩되는 데이터 트레이닝 패턴을 어떠한 방법으로 생성할 것인가는 뒤에서 설명한다.
도 4는 도 3에 도시된 읽기 트레이닝을 결과를 설명하기 위한 파형도이다.
도시된 바와 같이, 읽기 트레이닝 전 데이터 클록(WCLK)의 상승 혹은 하강 에지가 데이터 패턴(D0 ~ D7)의 유효 윈도우 내 중앙에 위치하지 않을 뿐만 아니라 데이터 패턴(D0 ~ D7)의 유효 윈도우 내 위치하지 않고 있다. 여기서, 데이터 패턴(D0 ~ D7)의 유효 윈도우 내 중앙으로부터 현재 데이터 클록(WCLK)의 상승 에지와의 시간 차를 'A'로 표기하였다. 이 경우, 데이터 처리 장치가 데이터 패턴(D0 ~ D7)를 안전하게 전달받을 수 있음을 보장할 수 없게 된다.
이후, 도 3에 도시된 것처럼, 읽기 트레이닝이 시작되고 'A'의 시간 차에 대응하는 만큼 데이터 클록(WCLK)의 위상을 조정하여 데이터 클록(WCLK)의 상승 에지가 데이터 패턴(D0 ~ D7)의 유효 윈도우의 중앙에 위치할 수 있도록 조정된다.(S303) 이후, 데이터 처리 장치의 인터페이스(UI)에 대응하여 데이터 클록(WCLK)도 위상이 재조정된다.(S306, S307) 일반적으로 데이터 처리 장치가 반도체 메모리 장치로부터 데이터를 전달받을 때 첫 데이터가 데이터 클록(WCLK)의 상승 에지에 동기되어 입력되도록 인터페이스(UI)가 설계되어 있기 때문에 데이터 클록(WCLK)의 위상을 재조정한 것이다. 만약 데이터 패턴(D0 ~ D7)의 유효 윈도우의 중앙에 데이터 클록의 에지를 위치시킨 후 데이터 처리 장치의 인터페이스(UI)에 부합한다면 데이터 클록(WCLK)의 위상이 재조정될 필요는 없다. 도시된 바와 같이 데이터 처리 장치의 인터페이스(UI)에 부합하도록 데이터 클록(WCLK)의 위상이 조정되면, 데이터 클록(WCLK)의 상승 에지는 첫 번째 데이터 패턴(D0)의 하강 에지는 두 번째 데이터 패턴(D1)의 유효 윈도우 중앙에 위치하게 되어 데이터 클록(WCLK)의 반주기('B') 간격으로 데이터 처리 장치는 데이터 패턴(D0 ~ D7)을 차례로 전달받을 수 있게 된다.
전술한 읽기 트레이닝을 수행하기 위해서는 반도체 메모리 장치가 데이터 트레이닝 패턴을 데이터 처리 장치로 전송하여야 한다. 반도체 메모리 장치는 다수개의 데이터 입출력 패드를 통해 데이터 트레이닝 패턴을 출력하는데, 모든 데이터 입출력 패드가 동일한 데이터 트레이닝 패턴을 출력할 수도 있고 서로 다른 데이터 트레이닝 패턴을 출력할 수도 있다. 다만, 읽기 트레이닝은 데이터 처리 장치가 읽기 명령을 반도체 메모리 장치에 내리고 그에 대응하는 데이터들이 출력되는 읽기 동작을 모델링하여 가상으로 반도체 메모리 장치와 데이터 처리 장치 간 데이터 트레이닝 패턴을 전달하는 것으로, 실제 상황과 유사할수록 읽기 트레이닝 효과는 크다고 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 포함된 다양한 데이터 트레이닝 패턴을 생성하여 데이터 처리 장치로 전송할 수 있는 구조를 이하에서 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3) 및 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보(A0 ~ A11, BA0 ~ BA3)를 배분하여 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3)를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버(500)를 포함한다. 여기서, 어드레스 정보(A0 ~ A11, BA0 ~ BA3)는 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보 및 데이터형 어드레스 정보를 출력할 데이터 입출력 회로 를 선택하기 위한 제어신호형 어드레스 정보를 포함한다.
다수의 어드레스 입출력 회로는 총 8 개로 구성되어 있으며, 시스템 클록의 상승 에지 및 하강 에지에 대응하여 어드레스 정보를 입력받는다. 즉, 어드레스 입출력 회로를 통해 시스템 클록의 한 주기 동안 두 개의 정보가 입력되어, 8 개의 어드레스 입출력 회로를 통해 시스템 클록의 한 주기 동안 16 개의 어드레스 정보를 입력받을 수 있다. 또한, 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3)는 32 개의 데이터 전달 회로(DQ0 ~ DQ31)와 4 개의 데이터버스 반전 회로(DBI0 ~ DBI3)로 구성되어 있다. 여기서, 데이터버스 반전 회로(DBI0 ~ DBI3)는 데이터 전달 회로(DQ0 ~ DQ31)를 통해 전달되는 데이터들의 반전 유무를 나타내기 위한 것으로, 정상동작시 반도체 메모리 장치의 동작 환경과 기 설정된 조건에 따라 활성화되는 데이터 반전 신호를 출력한다.
또한, 반도체 메모리 장치는 제어신호형 어드레스 정보에 대응하여 데이터형 어드레스 정보를 전달할 데이터 입출력 회로를 선택적으로 활성화하는 어드레스 디코딩 신호를 출력하기 위한 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2)를 더 포함한다. 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2)는 다수개의 어드레스 디코더를 포함하고 있으며, 각각의 어드레스 디코더는 데이터 전달 회로(DQ0 ~ DQ31)와 데이터버스 반전 회로(DBI0 ~ DBI3)를 각각 제어한다.
도 6은 도 5에 도시된 반도체 메모리 장치 내 데이터 입출력 회로를 구체적으로 설명하기 위한 블록도이다. 여기서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 8 비트 프리 패치(pre-fetch) 구조를 가지는 큐디알(QDR) 반도체 메모리 장치로 가정한다.
도시된 바와 같이, 반도체 메모리 장치는 제 1 데이터 전달 회로(DQ0)와 어드레스 디코더(620)을 포함한다. 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3)에 포함된 각각의 32 개의 데이터 전달 회로(DQ0 ~ DQ31)와 4 개의 데이터버스 반전 회로(DBI0 ~ DBI3)는 모두 동일한 구조를 가지므로 여기서 각각의 구조에 대한 설명은 생략한다. 제 1 데이터 전달 회로(DQ0)는 쓰기 선입선출(First In First Out, FIFO) 버퍼부(400), 스트로브 신호 생성부(420), 및 읽기 선입선출 버퍼부(430)를 포함한다. 또한, 어드레스 디코더(620)는 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2)에 포함된 다수의 어드레스 디코더 중 제 1 데이터 전달 회로(DQ0)에 대응하는 것이다.
여기서, 어드레스 디코더(620)는 입력되는 데이터 로딩 신호(LDFF)와 제어신호형 어드레스 정보로서 뱅크 어드레스(BA<0:3>)을 디코딩하여 제 1 데이터 입출력 회로(DQ0)를 활성화하기 위한 어드레스 디코딩 신호(WTPOUTB_LDFF<0>)를 출력한다. 어드레스 디코더(620)로 입력되는 제어신호형 어드레스 정보에 대해서는 도 7에서 자세히 설명한다.
제 1 데이터 입출력 회로(DQ0) 내 포함된 쓰기 선입선출 버퍼부(400)는 어드레스 디코딩 신호(WTPOUTB_LDFF<0>)에 따라 트레이닝 드라이버(500)로부터 전달된 데이터형 어드레스 정보(LDFF_DATA<0:7>)를 쓰기 글로벌 데이터 라인(WGIO)으로 전달한다. 읽기 선입선출 버퍼부(430)를 제어하기 위한 스토르브 신호 생성부는 데이터 로딩 신호(LDFF)에 대응하는 어드레스 정보의 입력이 완료되면 스트로브 신호(RDPINB)를 생성한다. 읽기 선입선출 버퍼부(430)는 데이터 로딩 신호(LDFF)에 대응하여 쓰기 글로벌 데이터 라인(WGIO)에 전달된 데이터형 어드레스 정보(LDFF_DATA<0:7>)를 입력받아 스트로브 신호(RDPINB)에 대응하여 반도체 메모리 장치의 외부로 출력한다.
여기서, 데이터 로딩 신호(LDFF)는 읽기 트레이닝에서 데이터 트레이닝 패턴을 선입선출 버퍼부에 로딩하기 위한 명령어이고, 데이터 로딩 신호(LDFF) 간 최소 이격 거리(LDFF to LDFF)는 4*tck를 유지한다. 이는, 데이터 로딩 신호가 활성화된 후 다음 데이터 로딩 신호가 입력되기 전 시스템 클록의 세 주기 동안은 아무런 명령어가 입력되지 않고 어드레스 정보만 입력됨을 의미한다. 어드레스 정보 중 데이터 로딩 신호(LDFF)와 함께 시스템 클록의 첫 번째 주기 동안에 제어신호형 어드레스 정보가 입력되고, 곧 이은 시스템 클록의 두 번째 및 세 번째 주기 동안에 데이터형 어드레스 정보가 입력된다. 시스템 클록의 상승 및 하강 에지 모두에서 어드레스 정보가 입력되므로, 데이터 로딩 신호(LDFF)에 대응하는 데이터형 어드레스 정보로서 두 주기 동안 총 32개가 입력된다. 또한, 데이터 로딩 신호(LDFF)는 외부로부터 인가된 후 쓰기 레이턴시(Write Latency, WL) 후에 데이터 입출력 회로(BYTE0 ~ BYTE3) 및 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2)로 전달된다.
데이터 입출력 회로(BYTE0 ~ BYTE3)를 보다 구체적으로 살펴보면, 쓰기 선입선출 버퍼부(400)는 쓰기 동작시 외부에서 인가된 데이터(RX_DATA<0:2>)를 쓰기 글로벌 데이터 라인(WGIO)으로 전달하기 위한 쓰기 선입선출 버퍼(490) 및 어드레스 디코딩 신호(WTPOUTB_LDFF<0>)에 따라 데이터형 어드레스 정보(LDFF_DATA<0:7>)를 쓰기 글로벌 데이터 라인으로 전달하기 위한 트레이닝 선입선출 버퍼(440)를 포함한다.
스트로브 신호 생성부(420)는 데이터 로딩 신호(LDFF)에 대응하는 어드레스 정보의 입력 완료되었는지 감지하기 위한 제 1 논리부, 데이터 로딩 신호에 대응하여 제 1 논리부의 출력과 읽기 스트로브 펄스(IOSASTBA) 중 하나를 출력하는 제 1 멀티플렉서(470), 및 제 1 멀티플렉서(470)의 출력에 대응하여 일정기간 활성화되는 스트로브 신호(RDPINB)를 생성하기 위한 스트로브 생성부(460)를 포함한다.
제 1 논리부는 논리곱(AND) 게이트로 구성되어 있으며, 논리 로우 레벨로 활성화되는 데이터 로딩 신호(LDFF)와 데이터버스 반전 회로(DBI)를 통해 마지막 어드레스 정보가 입력되었음을 알리는 어드레스 입력 신호(LDFF_PINEN)에 대해 논리곱 연산을 수행하여 그 결과를 제 1 멀티플렉서(470)로 출력한다.
제 1 멀티플렉서(470)는 제 1 논리부의 출력과 읽기 스트로브 펄스(ISOSTBA) 중 하나를 데이터 로딩 플래그 신호(LDFF_FLAG)에 대응하여 선택한다. 읽기 스트로브 펄스(ISOSTBA)는 반도체 메모리 장치의 일반적인 읽기 동작시 단위셀로부터 출력된 데이터를 데이터 입출력 회로의 출력단으로 전달하기 위한 제어 신호이고, 데이터 로딩 플래그 신호(LDFF_FLAG)는 읽기 트레이닝 동작이 시작되어 데이터 로딩 신호(LDFF)가 입력되면 활성화되어 있는 신호다. 여기서, 제 1 멀티플렉서(470)는 반도체 메모리 장치가 정상적인 읽기 동작을 수행하는 경우에는 읽기 스트로브 펄스(ISOSTBA)를 출력하고 읽기 트레이닝 동작을 위해 데이터를 전송할 경우에는 제 1 논리부의 결과를 출력한다.
제 1 멀티플렉서(470)의 출력에 대응하여 스트로브 생성부(460)는 일정 시간만큼의 활성화 구간을 가지는 스트로브 신호(RDPINB)를 생성한다. 결과적으로, 스트로브 신호(RDPINB)의 활성화 구간은 반도체 메모리 장치의 동작 환경에 따라 정해진다.
스트로브 신호(RDPINB)에 대응하여 글로벌 데이터 라인을 통해 전달되는 데이터를 외부로 출력하기 위한 읽기 선입선출 버퍼부(430)는 데이터 로딩 신호(LDFF)에 대응하여 쓰기 글로벌 데이터 라인(WGIO) 및 읽기 글로벌 데이터 라인(RGIO) 중 하나를 선택하기 위한 제 2 멀티플렉서(450) 및 스트로브 신호(RDPINB)에 대응하여 제 2 멀티플렉서(450)로부터 인가된 데이터 트레이닝 패턴 및 데이터를 출력하기 위한 읽기 선입선출 버퍼(480)를 포함한다. 일반적인 반도체 메모리 장치 내 읽기 선입선출 버퍼부(430)는 읽기 글로벌 데이터 라인(RGIO)을 통해 단위셀로부터 출력된 데이터를 전달받아 외부로 출력하지만, 본 발명에서는 읽기 트레이닝을 수행하기 위해 쓰기 글로벌 데이터 라인(WGIO)을 통해 전달된 데이터 트레이닝 패턴을 출력할 수도 있다. 제 2 멀티플렉서(450)는 제 1 멀티플렉서(470)와 마찬가지로 데이터 로딩 신호(LDFF)에 대응하여 활성화되는 데이터 로딩 플래그 신호(LDFF_FLAG)에 따라 쓰기 글로벌 데이터 라인(WGIO) 혹은 읽기 글로벌 데이터 라인(RGIO)을 통해 전달되는 데이터 트레이닝 패턴 혹은 데이터를 읽기 선입선출 버퍼(480)로 출력한다.
도 7a은 도 5에 도시된 반도체 메모리 장치의 읽기 트레이닝에서 어드레스 정보의 배분을 설명하기 위한 개념도이고, 도 7b는 도 7a에 도시된 어드레스 정보 가 데이터 입출력 회로로 배분된 결과를 설명하기 위한 개념도이다.
도 7a를 참조하면, 데이터 로딩 신호(LDFF)가 논리 로우 레벨로 활성화됨과 같이 시스템 클록(CLK)의 상승 에지와 하강 에지에 대응하여 제어신호형 어드레스 정보가 입력된다. 이후 시스템 클록(CLK)의 두 주기 동안에는 32개의 어드레스 정보가 입력된다. 시스템 클록(CLK)의 첫 주기 동안 입력된 어드레스 정보 중 일부의 어드레스 정보(BA0 ~ BA3, A2 ~ A5)만을 제어신호형 어드레스 정보로 사용한다.
시스템 클록(CLK)의 상승 에지에 동기되어 입력된 제어신호형 어드레스 정보인 뱅크 어드레스 정보(BA0 ~ BA3)는 도 5에 도시된 제 1 어드레스 디코더부(ADDR_DEC1)로 입력되어 두 개의 데이터 입출력 회로(BYTE0, BYTE1) 각각에 포함된 다수개의 데이터 전달 회로 및 데이터버스 반전 회로 중 어느 하나씩을 활성화할 것인지 결정한다. 각각의 데이터 입출력 회로 내 활성화된 데이터 전달 회로 혹은 데이터버스 반전 회로에는 시스템 클록(CLK)의 두 번째 및 세 번째 주기(상승 및 하강 에지) 동안 상위 어드레스 패드(ADDR_MSB)를 통해 입력된 어드레스 정보 8개씩을 각각 전달한다.
즉, 도 7a 및 도 7b를 참조하면, 시스템 클록(CLK)의 첫 번째 주기의 상승 에지에 대응하여 입력된 뱅크 어드레스 정보(BA0 ~ BA3)가 '0000'이라면 두 개의 데이터 입출력 회로(BYTE0, BYTE1) 내 제 1 데이터 전달 회로(DQ0)와 제 9 데이터 전달 회로(DQ8)이 활성화되면 시스템 클록(CLK)의 두 번째 주기의 상승 및 하강 에지에 동기되어 상위 어드레스 패드(ADDR_MSB)를 통해 입력된 어드레스 정보(A10/A0, A9/A1, BA0/A2, BA3/A3)는 제 1 데이터 전달 회로(DQ0)로 전달하고 시스템 클록(CLK)의 세 번째 주기의 상승 및 하강 에지에 동기되어 상위 어드레스 패드(ADDR_MSB)를 통해 입력된 어드레스 정보(A10/A0, A9/A1, BA0/A2, BA3/A3)는 제 9 데이터 전달 회로(DQ8)로 전달된다.
또한, 하위 어드레스 패드(ADDR_LSB)를 통해 시스템 클록(CLK)의 첫 번째 주기 내 하강 에지에 동기되어 입력된 다른 제어신호형 어드레스 정보(A2 ~ A5)는 도 5에 도시된 제 2 어드레스 디코더부(ADDR_DEC2)로 입력되어 다른 두 개의 데이터 입출력 회로(BYTE2, BYTE3) 각각에 포함된 다수개의 데이터 전달 회로 및 데이터버스 반전 회로 중 어느 하나씩을 활성화할 것인지 결정한다. 각각의 데이터 입출력 회로 내 활성화된 데이터 전달 회로 혹은 데이터버스 반전 회로에는 시스템 클록(CLK)의 두 번째 및 세 번째 주기(상승 및 하강 에지) 동안 하위 어드레스 패드(ADDR_LSB)를 통해 입력된 어드레스 정보 8개씩을 각각 전달한다.
도 7a 및 도 7b를 참조하면, 시스템 클록(CLK)의 첫 번째 주기의 상승 에지에 대응하여 입력된 제어신호형 어드레스 정보(A2 ~ A5)가 '0110'이라면 다른 두 개의 데이터 입출력 회로(BYTE2, BYTE3) 내 제 20 데이터 전달 회로(DQ19)와 제 28 데이터 전달 회로(DQ27)이 활성화되면 시스템 클록(CLK)의 두 번째 주기의 상승 및 하강 에지에 동기되어 하위 어드레스 패드(ADDR_LSB)를 통해 입력된 어드레스 정보(BA2/A4, BA1/A5, A11/A6, A8/A7)는 제 20 데이터 전달 회로(DQ19)로 전달하고 시스템 클록(CLK)의 세 번째 주기의 상승 및 하강 에지에 동기되어 하위 어드레스 패드(ADDR_LSB)를 통해 입력된 어드레스 정보(BA2/A4, BA1/A5, A11/A6, A8/A7)는 제 28 데이터 전달 회로(DQ27)로 전달된다.
본 발명의 일 실시예에서는 각각의 데이터 입출력 회로에서 데이터버스 반전 회로에 전달될 어드레스 정보가 가장 늦게 전달되며, 데이터 로딩 신호(LDFF)와 함께 입력되는 어드레스 정보가 모두 입력되었을 때 활성화되는 도 5에 도시된 어드레스 입력 신호(LDFF_PINEN)는 데이터버스 반전 회로에 어드레스 정보를 전달하는 경우에 활성화되는 제어신호형 어드레스 정보를 활용하여 생성할 수 있다. 도 7a를 참조하면, 데이터버스 반전 회로를 선택하기 위해서는 제어신호형 어드레스 정보는 '0001'로서 특정 어드레스 정보(BA1, A5)만 활성화된다.
전술한 방법을 통해, 모든 데이터 입출력 회로 내 쓰기 선입선출 버퍼를 채우는 데 9*4*tck가 필요하며, 대응되는 스트로브 신호(RDPINB)가 활성화되면 쓰기 글로벌 데이터 라인(WGIO)을 통해 모든 어드레스 정보가 데이터 트레이닝 패턴으로서 읽기 선입선출 버퍼에 저장된다. 구체적으로 살펴보면, 데이터 로딩 신호(LDFF)가 한번 활성화되면 4 개의 데이터 전달 회로를 통해 읽기 트레이닝을 수행하고, 데이터 로딩 신호(LDFF)가 9번 활성화되면 모든 데이터 입출력 회로를 통해 상기 데이터 트레이닝 패턴을 출력하도록 할 수 있다. 즉, 한 번의 데이터 로딩 신호(LDFF)로 4개의 데이터 입출력 회로(BYTE0 ~ BYTE3)당 한 개의 데이터 전달회로(DQ)에 데이터 트레이닝 패턴을 인가할 수 있으므로, 4tCK에 총 4 개의 데이터 전달 회로에 데이터 트레이닝 패턴을 인가할 수 있다. 이중 2개씩의 데이터 전달 회로는 같은 제어신호형 어드레스 정보를 가지고 있다. 각 데이터 입출력 회로는 8개의 데이터 전달 회로와 하나의 데이터버스 반전 회로를 포함하고 있으므로, 모든 데이터 전달 회로 및 데이터버스 반전 회로에 데이터 트레이닝 패턴을 인가하기 위 해서는 9*4*tck가 필요한 것이다.
또한, 모든 데이터 입출력 회로(BYTE0 ~ BYTE3)에 포함된 데이터 전달 회로(DQ0~DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3)에 대해 읽기 트레이닝을 실시하지 않고 동작 환경에 따라, 다수의 데이터 입출력 회로의 일부만을 통해 선택적으로 읽기 트레이닝을 수행할 수도 있다. 이 경우, 필요한 어드레스 정보만을 입력받아 배분하여 데이터 트레이닝 패턴을 생성하고 해당하는 데이터 입출력 회로를 통해 데이터 트레이닝 패턴을 출력한다.
도 8은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 특히, 모든 데이터 입출력 회로에 대해 수행되는 읽기 트레이닝을 설명한다.
도시된 바와 같이, 읽기 트레이닝 동작은 데이터 로딩 신호(LDFF)의 인가 후 쓰기 레이턴시(WL) 만큼의 시간이 지나 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2) 및 데이터 입출력 회로(BYTE0 ~ BYTE3)에 전달된다. 이후 제어신호형 어드레스 정보(AX/AY)에 대응하는 어드레스 디코딩 신호(WTPOUTB_LDFF)가 활성화되고 데이터형 어드레스 정보(LD0,1,2,3)는 어드레스 디코딩 신호(WTPOUTB_LDFF)에 대응하는 쓰기 선입선출 버퍼에 전달된다. 마지막 9번째 데이터 로딩 신호가 입력된 후 쓰기 레이턴시(WL) 만큼의 시간이 지나 어드레스 디코더부(ADDR_DEC1, ADDR_DEC2) 및 데이터 입출력 회로(BYTE0 ~ BYTE3)로 전달되는 구간에(WTEN_LDFF8) 어드레스 입력 신호(LDFF_PINEN)가 활성화되고 스트로브 신호(RDPINB)가 활성화되면 읽기 선입선출 버퍼로 인가되는 데이터 트레이닝 패턴들이 외부로 출력된다. 어드레스 정보를 바탕으로 생성된 데이터 트레이닝 패턴이 쓰기 선입선출 버퍼로부터 쓰기 글로벌 데이터 라인(WGIO)을 통해 읽기 선입선출 버퍼에 전달되는 동안, 데이터 로딩 신호(LDFF)에 대응하는 데이터 로딩 플래그 신호(LDFF_FLAG)는 활성화되어 있다.
도 9는 도 6에 도시된 어드레스 디코더(620)를 설명하기 위한 회로도이다.
도시된 바와 같이, 어드레스 디코더(620)는 데이터 로딩 신호(LDFF)에 대응하여 모든 데이터 입출력 회로를 비활성화하기 위한 리셋부(622) 및 제어신호형 어드레스 정보(BA<0:3>)에 해당하는 데이터 입출력 회로를 활성화하기 위한 인에이블부(624)를 포함한다.
구체적으로, 인에이블부(622)는 논리 로우 레벨을 전달하기 위해 직렬연결된 다수개의 모스 트랜지스터 및 기설정된 제어신호형 어드레스 정보에만 상기 다수개의 모스 트랜지스터를 활성화하기 위한 제 2 논리부(623)를 포함하며, 리셋부(624)는 데이터 로딩 신호(LDFF)가 활성화되면 논리 하이 레벨을 전달하기 위한 제 1 모스 트랜지스터, 데이터 로딩 신호(LDFF)가 비활성화되면 상기 인에이블부의 출력을 전달하기 위한 제 2 모스 트랜지스터, 및 제 1 및 제 2 모스 트랜지스터의 출력의 레벨을 유지하고 어드레스 디코딩 신호(WTPOUTB_LDFF)로 출력하기 위한 래치를 포함한다.
만약 어드레스 디코더(620)가 제 1 데이터 전달 회로(DQ0)를 활성화하기 위한 것이라면, 여기서 제 2 논리부(623)는 제어신호형 어드레스 정보(BA<0:3>)인 '0000'에 대응하여 다수개의 앤모스(NMOS) 트랜지스터를 턴온시켜야 하므로 각각의 제어신호형 어드레스 정보를 반전하기 위한 인버터가 포함되어 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 각각의 데이터 전달 회로 및 데이터버스 반전 회로를 활성화하기 위한 제어신호형 어드레스 정보에 따라 해당하는 어드레스 디코딩 신호(WTPOUTB_LDFF)를 활성화하기 위한 각각의 어드레스 디코더 내 제 2 논리부 내 인버터의 위치와 포함 여부가 상이하다.
도 10은 도 4에 도시된 어드레스 디코더부(ADDR_DEC1)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 다수개의 어드레스 디코더를 포함하고 있는 어드레스 디코더부(ADDR_DEC1)는 데이터 로딩 신호(LDFF)가 활성화될 때 제어신호형 어드레스 정보(BA<0:3>)에 대응하여 해당하는 어드레스 디코딩 신호(WTPOUTB_LDFF<0:7>) 중 하나를 활성화한다.
전술한 바와 같이, 모든 데이터 입출력 회로(BYTE0 ~ BYTE3)에 포함된 데이터 전달 회로(DQ0~DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3)에 데이터 트레이닝 패턴을 인가하여 출력하기까지는 데에는 최대 144 tck(=9 (CMD)*4 (FIFO)*4 (tck))만큼의 시간이 지나야 한다. 그러나, 본 발명의 다른 실시예에서는 읽기 트레이닝을 위한 동작 환경에 따라 다수의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력할 수 있도록 할 수 있다. 이 경우(즉, 만약 모든 읽기 선입선출 버퍼에 같은 데이터 트레이닝 패턴을 채운다면) 48 tck(=9 (CMD)*1 (FIFO)*4 (tCK)+1 (CMD)*3 (FIFO)*4 (tck))만큼의 시간이 소요된다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 외부의 데이터 처리 장치의 요구에 따라 어드레스 정보를 분배하여 데이터 트레이닝 패턴을 글로벌 입출력 라인에 인가할 수 있도록 하여 다양한 패턴의 데이터 트레이닝 패턴을 출력 할 수 있다. 이를 통해, 본 발명에 따른 반도체 메모리 장치는 읽기 트레이닝이 실제 읽기 동작과 유사하게 진행할 수 있고 이후 정상적인 동작에서의 시스템에 적용되는 반도체 메모리 장치와 데이터 처리 장치 간 데이터 전달에 대한 신뢰성을 높여준다.
특히, 본 발명에서는 외부에서 입력되는 어드레스 정보를 분배를 통해 데이터 트레이닝 패턴을 모두 프로그램하기 때문에 미리 저장된 혹은 기 설정된 동작에 따라 고정된 혹은 제한된 데이터 트레이닝 패턴을 생성하여 데이터 트레이닝 동작을 수행하는 경우 발생할 수 있는 트레이닝의 제한 요소(단점, 한계)가 줄어든다. 또한, 본 발명에 따른 반도체 메모리 장치는 내부에 미리 저장해야 하는 데이터 트레이닝 패턴 관련 정보가 없어 별도의 저장 공간이 필요하지 않고 데이터 입출력 회로 내 간단한 회로의 추가만으로 효율적인 설계가 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도이다.
도 2는 고속으로 동작하는 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 트레이닝을 설명하기 위한 순서도이다.
도 4는 도 3에 도시된 읽기 트레이닝을 결과를 설명하기 위한 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 반도체 메모리 장치 내 데이터 입출력 회로를 구체적으로 설명하기 위한 블록도이다.
도 7a은 도 5에 도시된 반도체 메모리 장치에서의 읽기 트레이닝에서 어드레스 정보의 배분을 설명하기 위한 개념도이다.
도 7b는 도 7a에 도시된 어드레스 정보가 데이터 입출력 회로로 배분된 결과를 설명하기 위한 개념도이다.
도 8은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 9는 도 6에 도시된 어드레스 디코더를 설명하기 위한 회로도이다.
도 10은 도 4에 도시된 어드레스 디코더부의 동작을 설명하기 위한 파형도이 다.

Claims (25)

  1. 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로; 및
    읽기 트레이닝을 위한 데이터 로딩 신호와 함께 상기 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 상기 다수의 데이터 입출력 회로를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 회로를 선택하기 위한 제어신호형 어드레스 정보를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 데이터 입출력 회로는
    상기 제어신호형 어드레스 정보에 대응하여 활성화된 어드레스 디코딩 신호에 따라 상기 데이터형 어드레스 정보를 쓰기 글로벌 데이터 라인으로 전달하기 위 한 쓰기 선입선출 버퍼부;
    상기 데이터 로딩 신호에 대응하는 상기 어드레스 정보의 입력이 완료되면 스트로브 신호를 생성하기 위한 스트로브 신호 생성부; 및
    상기 데이터 로딩 신호에 대응하여 상기 쓰기 글로벌 데이터 라인에 전달된 상기 데이터형 어드레스 정보를 입력받아 상기 스트로브 신호에 대응하여 출력하기 위한 읽기 선입선출 버퍼부를 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 쓰기 선입선출 버퍼부는
    상기 쓰기 동작시 외부에서 인가된 데이터를 쓰기 글로벌 데이터 라인으로 전달하기 위한 쓰기 선입선출 버퍼; 및
    상기 어드레스 디코딩 신호에 따라 상기 데이터형 어드레스 정보를 쓰기 글로벌 데이터 라인으로 전달하기 위한 트레이닝 선입선출 버퍼를 포함하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 스트로브 신호 생성부는
    상기 데이터 로딩 신호에 대응하는 상기 어드레스 정보의 입력 완료되었는지 감지하기 위한 제 1 논리부;
    상기 데이터 로딩 신호에 대응하여 제 1 논리부의 출력과 읽기 스트로브 펄스 중 하나를 출력하는 제 1 멀티플렉서; 및
    제 1 멀티플렉서의 출력에 대응하여 일정기간 활성화되는 상기 스트로브 신호를 생성하기 위한 스트로브 생성부를 포함하는 반도체 메모리 장치.
  6. 제 3항에 있어서,
    상기 읽기 선입선출 버퍼부는
    상기 데이터 로딩 신호에 대응하여 상기 쓰기 글로벌 데이터 라인 및 읽기 글로벌 데이터 라인 중 하나를 선택하기 위한 제 2 멀티플렉서; 및
    상기 스트로브 신호에 대응하여 상기 제 2 멀티플렉서로부터 인가된 상기 데이터 트레이닝 패턴 및 데이터를 출력하기 위한 읽기 선입선출 버퍼를 포함하는 반도체 메모리 장치.
  7. 제 3항에 있어서,
    상기 제어신호형 어드레스 정보에 대응하여 상기 데이터형 어드레스 정보를 전달할 데이터 입출력 회로를 선택적으로 활성화하는 어드레스 디코딩 신호를 출력하기 위한 다수의 어드레스 디코더를 더 포함하는 반도체 메모리 장치.
  8. 제 8항에 있어서,
    상기 어드레스 디코더는
    상기 데이터 로딩 신호에 대응하여 모든 데이터 입출력 회로를 비활성화하기 위한 리셋부; 및
    상기 제어신호형 어드레스 정보에 해당하는 데이터 입출력 회로를 활성화하기 위한 인에이블부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 인에이블부는
    논리 로우 레벨을 전달하기 위해 직렬연결된 다수개의 모스 트랜지스터; 및
    기설정된 제어신호형 어드레스 정보에만 상기 다수개의 모스 트랜지스터를 활성화하기 위한 제 2 논리부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 리셋부는
    상기 데이터 로딩 신호가 활성화되면 논리 하이 레벨을 전달하기 위한 제 1 모스 트랜지스터;
    상기 데이터 로딩 신호가 비활성화되면 상기 인에이블부의 출력을 전달하기 위한 제 2 모스 트랜지스터; 및
    상기 제 1 및 제 2 모스 트랜지스터의 출력의 레벨을 유지하고 상기 어드레스 디코딩 신호로 출력하기 위한 래치를 포함하는 반도체 메모리 장치.
  11. 제 2항에 있어서,
    상기 어드레스 정보는 시스템 클록의 상승 에지 및 하강 에지 각각에 상기 다수의 어드레스 입출력 회로를 통해 입력되며, 상기 데이터 로딩 신호가 활성화된 상기 시스템 클록의 첫 번째 주기 동안에 상기 제어신호형 어드레스 정보가 입력되고, 상기 시스템 클록의 두 번째 및 세 번째 주기 동안에 상기 데이터형 어드레스 정보가 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로의 전체 혹은 일부만을 통해 선택적으로 상기 데이터 트레이닝 패턴을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 다수의 어드레스 입출력 회로는 8 개로 구성되어 있으며, 상기 다수의 데이터 입출력 회로는 32 개의 데이터 전달 회로와 4 개의 데이터버스 반전 회로로 구성되어 있고, 상기 데이터 로딩 신호가 한번 활성화되면 4 개의 데이터 입출력 회로를 통해 읽기 트레이닝을 수행하고 상기 데이터 로딩 신호가 9번 활성화되면 모든 데이터 입출력 회로를 통해 상기 데이터 트레이닝 패턴을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 읽기 트레이닝을 위한 데이터 로딩 신호와 어드레스 정보에 대응하는 데이터 트레이닝 패턴의 도착 시점을 확인하여 시스템 클록의 위상을 앞당기거나 지연시키는 데이터 처리 장치; 및
    상기 데이터 로딩 신호와 다수의 어드레스 패드를 통해 입력되는 상기 어드레스 정보를 배분하여 상기 데이터 트레이닝 패턴을 생성한 후 다수의 데이터 입출 력 패드를 통해 출력하기 위한 반도체 메모리 장치를 포함하는 시스템.
  16. 제 15항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 패드를 선택하기 위한 제어신호형 어드레스 정보를 포함하는 시스템.
  17. 제 16항에 있어서,
    상기 반도체 메모리 장치는
    상기 제어신호형 어드레스 정보를 디코딩하기 위한 어드레스 디코더;
    상기 데이터형 어드레스 정보를 전달하기 위한 트레이닝 드라이버; 및
    상기 어드레스 디코더에 의해 활성화되어 상기 트레이닝 드라이버로부터 전달받은 상기 데이터 트레이닝 패턴을 출력하기 위한 다수개의 데이터 입출력부를 포함하고,
    다수개의 데이터 입출력 회로 각각은 각각의 데이터 입출력 패드에 포함하는 것을 특징으로 하는 시스템.
  18. 제 17항에 있어서,
    상기 데이터 입출력부는
    상기 제어신호형 어드레스 정보에 대응하여 활성화된 어드레스 디코딩 신호에 따라 상기 데이터형 어드레스 정보를 쓰기 글로벌 데이터 라인으로 전달하기 위한 쓰기 선입선출 버퍼부;
    상기 데이터 로딩 신호에 대응하는 상기 어드레스 정보의 입력이 완료되면 스트로브 신호를 생성하기 위한 스트로브 신호 생성부; 및
    상기 데이터 로딩 신호에 대응하여 상기 쓰기 글로벌 데이터 라인에 전달된 상기 데이터형 어드레스 정보를 입력받아 상기 스트로브 신호에 대응하여 출력하기 위한 읽기 선입선출 버퍼부를 포함하는 시스템.
  19. 제 17항에 있어서,
    상기 어드레스 디코더는
    상기 데이터 로딩 신호에 대응하여 모든 데이터 입출력부를 비활성화하기 위한 리셋부; 및
    상기 제어신호형 어드레스 정보에 해당하는 데이터 입출력부를 활성화하기 위한 인에이블부를 포함하는 시스템.
  20. 제 16항에 있어서,
    상기 어드레스 정보는 시스템 클록의 상승 에지 및 하강 에지 각각에 상기 다수의 어드레스 입출력 패드를 통해 상기 반도체 메모리 장치로 입력되며, 상기 반도체 메모리 장치는 상기 데이터 로딩 신호가 활성화된 상기 시스템 클록의 첫 번째 주기 동안에 상기 제어신호형 어드레스 정보를 입력받고, 상기 시스템 클록의 두 번째 및 세 번째 주기 동안에 상기 데이터형 어드레스 정보를 입력받는 것을 특징으로 하는 시스템.
  21. 제 15항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라, 상기 반도체 메모리 장치는 상기 다수의 데이터 입출력 패드의 전체 혹은 일부만을 통해 선택적으로 상기 데이터 트레이닝 패턴을 출력하는 것을 특징으로 하는 시스템.
  22. 제 15항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라, 상기 반도체 메모리 장치는 동일한 데이터 트레이닝 패턴을 모든 데이터 입출력 패드를 통해 출력하는 것을 특징으로 하는 시스템.
  23. 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 데이터 트레이닝 패턴을 생성하는 단계; 및
    상기 데이터 트레이닝 패턴을 다수의 데이터 입출력 회로를 통해 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제 23항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 회로를 선택하기 위한 제어신호형 어드레스 정보를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 24항에 있어서,
    상기 데이터 트레이닝 패턴을 생성하는 단계는
    상기 제어신호형 어드레스 정보를 디코딩하는 단계;
    상기 디코딩 결과에 따라 데이터 입출력 회로를 활성화하는 단계; 및
    상기 데이터형 어드레스 정보를 활성화된 데이터 입출력 회로를 통해 상기 데이터 트레이닝 패턴으로 출력하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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