KR20080109424A - 반도체 소자 - Google Patents

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KR20080109424A
KR20080109424A KR1020070057728A KR20070057728A KR20080109424A KR 20080109424 A KR20080109424 A KR 20080109424A KR 1020070057728 A KR1020070057728 A KR 1020070057728A KR 20070057728 A KR20070057728 A KR 20070057728A KR 20080109424 A KR20080109424 A KR 20080109424A
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노영규
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주식회사 하이닉스반도체
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Abstract

본 발명은 내부명령신호를 쉬프팅하여 서로 다른 쉬프팅 시간이 반영된 다수의 쉬프팅신호를 출력하기 위한 쉬프팅수단과, 상기 다수의 쉬프팅신호에 의해 정의된 시간동안 비활성화 구간을 가지는 활성화신호를 생성하기 위한 활성화신호 생성수단, 및 상기 활성화신호에 응답하여 상기 내부명령신호를 MRS 활성화신호로써 출력하기 위한 MRS 활성화신호 출력수단을 구비하는 반도체 소자를 제공한다.
모드 레지스터 셋, tMRS, 쉬프팅 시간

Description

반도체 소자{SEMICONDUCTOR DEVICE}
도 1은 일반적인 반도체 소자의 일부 구성을 설명하기 위한 블록도.
도 2는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 블록도.
도 3은 도 2의 MRS 활성화신호 생성부를 설명하기 위한 회로도.
도 4는 도 3의 각 신호의 동작 타이밍을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 커맨드 디코딩부 230 : MRS 활성화신호 생성부
250 : MRS 정보 전달부 270 : 모드 레지스터 셋
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 외부에서 입력되는 MRS 정보를 규정된 타이밍에 맞게 모드 레지스터 셋(mode resister set)에 저장할 수 있는 반도체 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 그것의 동작 모드 정보(이하, 'MRS 정보'라 칭함)를 저장하기 위한 모드 레지스터 셋을 구비하고 있다. 반도체 소자는 이 모드 레지스터 셋에 저장된 MRS 정보에 따라 동작 모드가 결정된다. 다시 말하면, 모드 레지스터 셋에 카스 레이턴시(column address strobe latency), 버스트 타입(burst type), 버스트 랭스(burst length)등을 미리 셋팅하고, 이에 따라 반도체 소자는 동작하게 된다.
한편, 제덱(JEDEC) 규정(spec)에서는 하나의 MRS 정보가 모드 레지스터 셋에 저장된 후 다음 MRS 정보가 모드 레지스터 셋에 저장되는 타이밍을 'tMRD'라는 타이밍으로 정의하고 있으며, 'tMRD' 타이밍은 제덱 규정에 의하여 2클럭으로 정의하고 있다. 즉, 첫 번째 MRS 정보가 모드 레지스터 셋에 입력되고 2클럭 이후에 두 번째 MRS 정보가 모드 레지스터 셋에 입력되어야만 한다.
도 1은 일반적인 반도체 소자의 일부 구성을 설명하기 위한 블록도이다.
도 1에는 커맨드 디코딩부(110)와, MRS 정보 전달부(130), 및 모드 레지스터 셋(150)이 도시되어 있다.
커맨드 디코딩부(110)는 외부명령신호(/CS, /WE, /RAS, /CAS)에 응답하여 내부명령신호(CMD_INN)를 생성한다. 외부명령신호(/CS, /WE, /RAS, /CAS)는 외부 컨트롤러(도면에 미도시)에서 반도체 소자의 외부 커맨드 핀(command pin, 도면에 미도시)을 통해 입력되는 신호이다.
예컨대, 모드 레지스터 셋(150)에 MRS 정보를 입력하기 위해서는 외부명령신호(/CS, /WE, /RAS, /CAS)가 모두 논리'로우(low)'로 커맨드 디코딩부(110)에 입력 되어야 하며, 커맨드 디코딩부(110)는 이에 대응하여 논리'하이(high)' 구간을 가지는 펄스신호인 내부명령신호(CMD_INN)를 생성한다.
MRS 정보 전달부(130)는 내부명령신호(CMD_INN)에 응답하여 MRS 정보신호(INF_MRS<0:n>, 여기서 n은 자연수)를 모드 레지스터 셋(150)에 전달한다. MRS 정보 전달부(130)는 MRS 정보신호(INF_MRS<0:n>)를 래칭하기 위한 래칭부(도면에 미도시)와 내부명령신호(CMD_INN)에 응답하여 래칭된 MRS 정보신호(INF_MRS<0:n>)를 모드 레지스터 셋(150)에 전달하기 위한 전달부(도면에 미도시)를 구비할 수 있으며, 이에 대한 회로 구성은 이미 널리 공지되어 있어 당업자에게 충분히 이해될 수 있는 것으로 구체적인 설명은 생략하기로 한다.
여기서, MRS 정보신호(INF_MRS<0:n>)는 MRS 정보를 가지고 있는 신호로써 반도체 소자의 다수의 어드레스 핀(address pin, 도면에 미도시)을 통해 입력되는 신호이다.
모드 레지스터 셋(150)은 MRS 정보 전달부(130)의 출력신호(OUT<0:n>)를 저장할 수 있으며, 반도체 소자는 모드 레지스터 셋(150)에 저장된 모드에 따라 동작하게 된다.
이하, 모드 레지스터 셋(150)에 MRS 정보를 저장하는 동작을 살펴보도록 한다.
외부명령신호(/CS, /WE, /RAS, /CAS)가 입력되면 그에 대응하는 내부명령신호(CMD_INN)가 생성된다. MRS 정보신호(INF_MRS<0:n>)는 내부명령신호(CMD_INN)에 응답하여 모드 레지스터 셋(150)에 저장된다.
여기서, 제덱 규정에 의한 'tMRD'의 타이밍을 생각해 보도록 한다. 설명의 편의를 위해 모드 레지스터 셋(150)에 MRS 정보신호(INF_MRS<0:n>)가 두 번 저장된다고 가정하기로 한다.
우선, 외부 컨트롤러는 외부명령신호(/CS, /WE, /RAS, /CAS)를 반도체 소자에 입력하여 첫 번째 MRS 정보신호(INF_MRS<0:n>)가 모드 레지스터 셋(150)에 저장되게 한다. 2클럭 이후, 외부 컨트롤러는 다음 외부명령신호(/CS, /WE, /RAS, /CAS)를 반도체 소자에 입력하여 두 번째 MRS 정보신호(INF_MRS<0:n>)가 모드 레지스터 셋(150)에 저장되게 한다. 이것이 제덱 규정을 준수한 경우이다.
이와 대비하여 만약, 외부 컨트롤러가 외부명령신호(/CS, /WE, /RAS, /CAS)를 반도체 소자에 입력하고 2클럭 이전에 다음 외부명령신호(/CS, /WE, /RAS, /CAS)를 반도체 소자에 입력하게 된다면, 첫 번째 외부명령신호(/CS, /WE, /RAS, /CAS)에 의해서 모드 레지스터 셋(150)에는 첫 번째 MRS 정보신호(INF_MRS<0:n>)가 입력되고, 2클럭 이전에 두 번째 외부명령신호(/CS, /WE, /RAS, /CAS)에 의해서 모드 레지스터 셋(150)에는 두 번째 MRS 정보신호(INF_MRS<0:n>)가 입력된다. 이는 제덱 규정을 준수하지 않은 경우이다.
도 1의 구성을 다시 살펴보면 이렇게 제덱 규정을 벗어나서 입력되는 MRS 정보신호(INF_MRS<0:n>)를 방지하기 위한 구성이 갖추어져 있지 않음을 볼 수 있다. 즉, MRS 정보신호(INF_MRS<0:n>)가 모드 레지스터 셋(150)으로 입력되는 타이밍을 결정하는 내부명령신호(CMD_INN)는 외부명령신호(/CS, /WE, /RAS, /CAS)에 의해 결정되는데, 이 외부명령신호(/CS, /WE, /RAS, /CAS)는 외부 컨트롤러에서 출력되는 신호이기 때문에, 반도체 소자쪽에서는 외부 컨트롤러에서 'tMRD' 타이밍에 맞게 외부명령신호(/CS, /WE, /RAS, /CAS)를 전달해주기만 바래야 한다.
다시 말하면, 외부 컨트롤러에서 외부명령신호(/CS, /WE, /RAS, /CAS)를 2클럭 이전에 반도체 소자에 전달해 주게 되면 반도체 소자는 제덱 규정에 벗어나는 타이밍에 모드 레지스터 셋(150)에 MRS 정보신호(INF_MRS<0:n>)를 저장하게 되는 문제점이 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 제덱 규정에 맞는 타이밍에 MRS 정보를 모드 레지스터 셋에 저장할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 내부명령신호를 쉬프팅하여 서로 다른 쉬프팅 시간이 반영된 다수의 쉬프팅신호를 출력하기 위한 쉬프팅수단; 상기 다수의 쉬프팅신호에 의해 정의된 시간동안 비활성화 구간을 가지는 활성화신호를 생성하기 위한 활성화신호 생성수단; 및 상기 활성화신호에 응답하여 상기 내부명령신호를 MRS 활성화신호로써 출력하기 위한 MRS 활성화신호 출력수단을 구비하는 반도체 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 외부명령신호 를 입력받아 내부명령신호를 생성하기 위한 커맨드 디코더; 상기 내부명령신호를 입력받아 예정된 구간에서만 활성화되는 MRS 활성화신호를 생성하기 위한 MRS 활성화신호 생성수단; 상기 MRS 활성화신호에 응답하여 MRS 정보를 전달하기 위한 MRS 정보 전달수단; 및 상기 MRS 정보 전달수단의 출력신호를 저장하기 위한 모드 레지스터 셋을 구비하는 반도체 소자가 제공된다.
본 발명은 외부 컨트롤러가 제덱 규정에 벗어나는 외부명령신호를 반도체 소자에 입력하여 발생하는 내부명령신호를 예정된 구간에서만 전달시켜 줌으로써, 반도체 소자가 제덱 규정에서 벗어나 동작하는 것을 막아준다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 블록도이다.
도 2에는 커맨드 디코딩부(210)와, MRS 활성화신호 생성부(230)와, MRS 정보 전달부(250), 및 모드 레지스터 셋(270)이 도시되어 있다.
커맨드 디코딩부(210)는 외부명령신호(/CS, /WE, /RAS, /CAS)에 응답하여 내부명령신호(CMD_INN)를 생성한다. 외부명령신호(/CS, /WE, /RAS, /CAS)는 외부 컨트롤러(도면에 미도시)에서 반도체 소자의 외부 커맨드 핀(도면에 미도시)을 통해 입력되는 신호이다.
예컨대, 모드 레지스터 셋(270)에 MRS 정보를 입력하기 위해서는 외부명령신호(/CS, /WE, /RAS, /CAS)가 모두 논리'로우(low)'로 커맨드 디코딩부(210)에 입력되어야 하며, 커맨드 디코딩부(210)에서는 이에 대응하여 논리'하이(high)' 구간을 가지는 펄스신호인 내부명령신호(CMD_INN)를 생성한다.
MRS 활성화신호 생성부(230)는 내부명령신호(CMD_INN)를 입력받아 예정된 구간에서만 활성화(enable)되는 MRS 활성화신호(EN_MRS)를 생성할 수 있다. MRS 활성화신호(EN_MRS)는 MRS 정보 전달부(250)의 활성화 구간을 결정하기 위한 것으로써, 제덱 규정에 어긋나는 내부명령신호(CMD_INN)에 대해서는 응답하지 않는 신호이다. MRS 활성화신호 생성부(230)와 MRS 활성화신호(EN_MRS)에 대한 더 자세한 설명은 도 3과 도 4를 통해 하기로 한다.
MRS 정보 전달부(250)는 MRS 활성화신호(EN_MRS)에 응답하여 MRS 정보를 가지고 있는 MRS 정보 신호(INF_MRS<0:n>, 여기서 n은 자연수)를 모드 레지스터 셋(250)에 전달한다. MRS 정보 전달부(250)는 MRS 정보신호(INF_MRS<0:n>)를 래칭하기 위한 래칭부(도면에 미도시)와 내부명령신호(CMD_INN)에 응답하여 래칭된 MRS 정보신호(INF_MRS<0:n>)를 모드 레지스터 셋(270)에 전달하기 위한 전달부(도면에 미도시)를 구비할 수 있으며, 일반적으로 MRS 정보신호(INF_MRS<0:n>)는 반도체 소자의 다수의 어드레스 핀(address pin, 도면에 미도시)을 통해 입력되는 신호이다. 이에 대한 회로 구성은 이미 널리 공지되어 있어 당업자에게 충분히 이해될 수 있는 것으로 구체적인 설명은 생략하기로 한다.
모드 레지스터 셋(270)은 MRS 정보 전달부(250)의 출력신호(OUT<0:n>)를 저 장할 수 있으며, 반도체 소자는 모드 레지스터 셋(270)에 저장된 모드에 따라 동작하게 된다.
도 3은 도 2의 MRS 활성화신호 생성부(230)를 설명하기 위한 회로도이다.
도 3을 참조하면, MRS 활성화신호 생성부(230)는 쉬프팅부(310)와, 활성화신호 생성부(330), 및 MRS 활성화신호 출력부(350)를 구비할 수 있으며, 클럭신호(CLK)를 입력받아 정 클럭신호와 부 클럭신호를 생성하기 위한 클럭신호 생성부(370)을 더 구비할 수 있다. 여기서, 정 클럭신호는 클럭신호(CLK)와 동일한 위상을 가지는 신호이며, 부 클럭신호는 클럭신호(CLK)의 반대 위상을 가지는 신호이다.
쉬프팅부(310)는 내부 커맨드 신호(CMD_INN)를 쉬프팅(shigting)하여 서로 다른 쉬프팅 시간이 반영된 제1 내지 제3 쉬프팅신호(SH1, SH2, SH3)를 생성하기 위한 것으로, 정/부 클럭신호에 응답하여 입력되는 내부명령신호(CMD_INN)를 저장하기 위한 다수의 저장부(312, 314, 316)를 구비할 수 있다.
여기서, 제2 쉬프팅신호(SH2)는 제1 쉬프팅신호(SH1)보다 많은 쉬프팅 시간이 반영된 신호이며, 제3 쉬프팅신호(SH3)는 제2 쉬프팅신호(SH2)보다 많은 쉬프팅 시간이 반영된 신호이다.
이어서, 다수의 저장부(312, 314, 316)는 서로 유사한 구성을 가지고 있으며, 이하, 설명의 편의를 위해 제1 내지 제3 저장부(312, 314, 316) 중 제1 저장부(312)를 대표로 설명하기로 한다.
제1 저장부(312)는 정/부 클럭신호에 응답하여 내부명령신호(CMD_INN)를 전 달하기 위한 제1 트랜스퍼게이트(TG1)와, 제1 및 제2 인버터(inverter, INV1, INV2)로 구성되어 트랜스퍼게이트(TG1)의 출력신호를 래칭(latching)하기 위한 제1 래칭부(312A)를 구비할 수 있다.
쉬프팅부(310)의 간단한 동작을 살펴보면, 클럭신호(CLK)가 논리'하이'로 토글링하는 구간 즉, 정 클럭신호가 논리'하이'가 되고 부 클럭신호가 논리'로우'가 되는 구간에서 제1 트랜스퍼게이트(TG1)가 턴 온(turn on)되어 제1 래칭부(312A)는 내부명령신호(CMD_INN)를 저장하고 제1 쉬프팅신호(SH1)를 출력한다. 이후, 정 클럭신호가 논리'로우'가 되고 부 클럭신호가 논리'하이'가 되는 구간에서 제2 저장부(314)는 내부명령신호(CMD_INN)를 저장하고 제2 쉬프팅신호(SH2)를 출력하며, 다시 정 클럭신호가 논리'하이'가 되고 부 클럭신호가 논리'로우'가 되는 구간에서 제3 저장부(316)는 내부명령신호(CMD_INN)를 저장하고 제3 쉬프팅신호(SH3)로써 출력한다.
활성화신호 생성부(330)는 제2 및 제3 쉬프팅신호(SH2, SH3)에 의해 정의된 시간동안 비활성화 구간을 가지는 활성화신호(EN)를 생성하기 위한 것으로, 제3 쉬프팅신호(SH3)를 입력받아 반전하기 위한 인버터(INV3)와 제2 쉬프팅신호(SH2)와 제3 인버터(INV3)의 출력신호를 입력받아 활성화신호(EN)를 생성하기 위한 노아 게이트(NOR)를 구비할 수 있다. 활성화신호(EN)와 제2 및 제3 쉬프팅신호(SH2, SH3)에 대한 좀 더 상세한 설명은 도 4를 통해 알아보도록 한다.
MRS 활성화신호 출력부(350)는 활성화신호(EN)에 응답하여 내부명령신호(CMD_INN)를 MRS 활성화신호(EN_MRS)로써 출력하기 위한 것으로써, 내부명령신 호(CMD_INN)와 활성화신호(EN)를 입력받는 낸드 게이트(NAND)와, 낸드 게이트(NAND)의 출력신호를 반전하여 MRS 활성화신호(EN_MRS)로써 출력하기 위한 제4 인버터(INV4)를 구비할 수 있다.
도 4는 도 3의 각 신호의 동작 타이밍을 설명하기 위한 타이밍도이다. 도 4에는 클럭신호(CLK)와 내부명령신호(CMD_INN)와 제1 내지 제3 쉬프팅신호(SH1, SH2, SH3)와, 반전된 제3 쉬프팅신호(/SH3)와, 활성화신호(EN), 및 MRS 활성화신호(EN_MRS)가 도시되어 있다.
도 4를 참조하면, 클럭신호(CLK)에 응답하여 내부명령신호(CMD_INN)는 제1 내지 제3 쉬프팅신호(SH1, SH2, SH3)와 같이 서로 다른 쉬프팅 시간이 반영된다.
활성화신호(EN)는 제2 쉬프팅신호(SH2)에 응답하여 비활성화 구간이 논리'로우'로 셋(set)되고, 제3 쉬프팅신호(SH3)에 응답하여 비활성화 구간이 논리'하이'로 리셋(reset)된다.
도 4에서 알 수 있듯이, 활성화신호(EN)의 활성화 구간에서는 '1' 클럭신호(CLK)에 입력되는 내부명령신호(CMD_INN)에 응답하여 MRS 활성화신호(MRS_EN)가 활성화된다. 그리고, 활성화신호(EN)의 비활성화 구간에서는 내부명령신호(CMD_INN)가 활성화되더라도 MRS 활성화신호(EN_MRS)는 활성화되지 않게 된다.
다시 말하면, '2' 클럭신호(CLK)에 내부명령신호(CMD_INN)가 입력되더라도 활성화신호(EN)가 비활성화 구간이기 때문에, 내부명령신호(CMD_INN)는 활성화되지 않고 도 3의 MRS 정보 전달부(250)가 활성화되지 않게 되며, MRS 정보 신호(INF_MRS<0:n>)는 모드 레지스터 셋(270)에 전달되지 않게 된다.
이어서, '3' 클럭신호(CLK)에는 활성화신호(EN)가 활성화 구간에 있기 때문에 내부명령신호(CMD_INN)에 응답하여 정상적으로 MRS 활성화신호(EN_MRS)가 출력된다. 이렇게 '1' 클럭신호(CLK) 이후 '3' 클럭신호(CLK)에 MRS 활성화신호(EN_MRS)가 활성화된다는 것은 제덱 규정에 의한 'tMRD'를 준수한다는 것을 알 수 있다.
결국, 외부 컨트롤러가 제덱 규정에 벗어나는 외부명령신호(/CS, /WE, /RAS, /CAS)를 반도체 소자에 입력하여 발생하는 내부명령신호(CMD_INN)를 MRS 활성화신호(EN_MRS)로 전달하지 않음으로써, MRS 정보 전달부(250)의 출력신호(OUT<0:n>)가 모드 레지스터 셋(270)에 제덱 규정을 벗어나 저장되는 것을 방지할 수 있다.
다시 말하면, 반도체 소자쪽에서는 외부 컨트롤러에서 'tMRD' 타이밍에 맞게 외부명령신호(/CS, /WE, /RAS, /CAS)를 전달해주기만 바래야만 했던 구조에서, 'tMRD' 타이밍에 맞지않게 입력되는 외부명령신호(/CS, /WE, /RAS, /CAS)에 대해서는 모드 레지스터 셋(270)으로 MRS 정보가 전달되는 것을 막아주어, 반도체 소자가 제덱 규정을 위배하여 동작하는 것을 막아 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 실시예에서는 쉬프팅부(310)가 제1 내지 제3 저장부(312, 314, 316) 를 구비하였으며, 제2 및 제3 쉬프팅신호(SH2, SH3)를 이용하여 활성화신호(EN)를 생성하는 일례로 들어 설명하였으나, 본 발명은 다수의 저장부를 구비할 수 있으며, 다수의 쉬프팅신호를 이용하여 활성화신호(EN)를 생성하는 것도 가능할 수 있다. 이때, 활성화신호(EN)는 제덱 규정의 'tMRD'를 준수하기 위한 비활성화 구간을 가지는 것이 바람직하다.
상술한 본 발명은 외부 컨트롤러에서 잘못된 타이밍에 반도체 소자로 외부명령신호를 입력하더라도, MRS 정보가 제덱 규정에 맞게 모드 레지스터 셋에 저장될 수 있는 효과를 얻을 수 있다.

Claims (15)

  1. 내부명령신호를 쉬프팅하여 서로 다른 쉬프팅 시간이 반영된 다수의 쉬프팅신호를 출력하기 위한 쉬프팅수단;
    상기 다수의 쉬프팅신호에 의해 정의된 시간동안 비활성화 구간을 가지는 활성화신호를 생성하기 위한 활성화신호 생성수단; 및
    상기 활성화신호에 응답하여 상기 내부명령신호를 MRS 활성화신호로써 출력하기 위한 MRS 활성화신호 출력수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 다수의 쉬프팅신호는 제1 쉬프팅신호와 상기 제1 쉬프팅신호 보다 많은 쉬프팅 시간이 반영된 제2 쉬프팅신호를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 쉬프팅수단은 클럭신호에 대응하여 상기 내부명령신호를 저장하기 위한 다수의 저장부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 클럭신호를 입력받아 정 클럭신호와 부 클럭신호를 생성하기 위한 클럭신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 다수의 저장부 각각은,
    상기 정/부 클럭신호에 응답하여 상기 내부명령신호를 전달하기 위한 트랜스퍼게이트와,
    상기 트랜스퍼게이트의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 다수의 저장부는,
    상기 제1 쉬프팅신호를 출력하기 위한 제1 저장부와,
    상기 제2 쉬프팅신호를 출력하기 위한 제2 저장부를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 활성화신호는 상기 제1 쉬프팅신호에 응답하여 상기 비활성화 구간이 셋되고, 상기 제2 쉬프팅신호에 응답하여 상기 비활성화 구간이 리셋되는 것을 특징으로 하는 반도체 소자.
  8. 외부명령신호를 입력받아 내부명령신호를 생성하기 위한 커맨드 디코더;
    상기 내부명령신호를 입력받아 예정된 구간에서만 활성화되는 MRS 활성화신호를 생성하기 위한 MRS 활성화신호 생성수단;
    상기 MRS 활성화신호에 응답하여 MRS 정보를 전달하기 위한 MRS 정보 전달수단; 및
    상기 MRS 정보 전달수단의 출력신호를 저장하기 위한 모드 레지스터 셋
    을 구비하는 반도체 소자.
  9. 제8항에 있어서,
    상기 MRS 활성화신호 생성수단은,
    상기 내부명령신호를 쉬프팅하여 서로 다른 쉬프팅 시간이 반영된 다수의 쉬프팅신호를 출력하기 위한 쉬프팅부;
    상기 다수의 쉬프팅신호에 의해 정의된 시간동안 비활성화 구간을 가지는 활성화신호를 생성하기 위한 활성화신호 생성부; 및
    상기 활성화신호에 응답하여 상기 내부명령신호를 상기 MRS 활성화신호로써 출력하기 위한 MRS 활성화신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 다수의 쉬프팅신호는 제1 쉬프팅신호와 상기 제1 쉬프팅신호 보다 많은 쉬프팅 시간이 반영된 제2 쉬프팅신호를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 쉬프팅부는 클럭신호에 대응하여 상기 내부명령신호를 저장하기 위한 다수의 저장부를 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 클럭신호를 입력받아 정 클럭신호와 부 클럭신호를 생성하기 위한 클럭 신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 다수의 저장부 각각은,
    상기 정/부 클럭신호에 응답하여 상기 내부명령신호를 전달하기 위한 트랜스퍼게이트와,
    상기 트랜스퍼게이트의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서,
    상기 다수의 저장부는,
    상기 제1 쉬프팅신호를 출력하기 위한 제1 저장부와,
    상기 제2 쉬프팅신호를 출력하기 위한 제2 저장부를 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 활성화신호는 상기 제1 쉬프팅신호에 응답하여 상기 비활성화 구간이 셋되고, 상기 제2 쉬프팅신호에 응답하여 상기 비활성화 구간이 리셋되는 것을 특징으로 하는 반도체 소자.
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