KR100491459B1

KR100491459B1 - 반도체 기억 장치

Info

Publication number: KR100491459B1
Application number: KR10-2002-0048673A
Authority: KR
Inventors: 가지모또다께시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-10-05
Filing date: 2002-08-17
Publication date: 2005-05-25
Also published as: DE10236696B4; JP4308461B2; US20030067812A1; DE10236696A1; KR20030029452A; JP2003123474A; US6680866B2

Abstract

컨트롤러에 대한 메모리의 위치를 나타내는 위치 정보를 위치 정보 생성 회로(7)에 저장하고, 이 위치 정보 PI에 따라서 입력 회로(9)로부터 기입 회로(3)로 전달되는 기입 데이터의 전송 타이밍과 래치 전송 지시 신호 ZLTTR의 활성화 타이밍을 조정한다. 데이터 버스의 플라이트 타임이 클럭 신호의 사이클 타임과 동일한 정도가 되더라도 확실하게 내부 기입 데이터를 취득하여 생성할 수 있는 반도체 기억 장치가 제공된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 클럭 신호에 동기하여 외부로부터의 데이터 및 신호를 취득하는 클럭 동기형 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은, 클럭 동기형 반도체 기억 장치의 데이터 취득 타이밍을 조정하기 위한 회로 구성에 관한 것이다.

도 25는, 종래의 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 25에서, 반도체 기억 장치(900)는, 복수의 메모리 셀을 포함하는 메모리 회로(902)와, 외부로부터의 클럭 신호 CLK에 따라서 내부 클럭 신호를 생성하는 클럭 버퍼(904)와, 클럭 버퍼(904)로부터의 내부 클럭 신호에 동기하여 외부로부터의 커맨드 CMD를 취득하고, 이 커맨드가 지정하는 동작 모드에 필요한 각종 제어 신호를 생성하는 주 제어 회로(906)와, 메모리 회로(902)와 외부 사이에서 데이터의 입출력을 행하는 입출력 회로(910)와, 주 제어 회로(906)의 제어하에, 이 입출력 회로(910)의 데이터 입출력 동작을 제어하는 입출력 제어 회로(908)를 포함한다.

메모리 회로(902)는, 행렬 형상으로 배열되는 복수의 메모리 셀과, 주 제어 회로(906)의 제어하에, 어드레스 신호 ADD에 따라서 메모리 셀의 행 및 열을 선택하는 메모리 셀 선택 회로와, 입출력 회로(910)와 내부 데이터의 전송을 행하는 기입/판독 회로를 포함한다. 이들 메모리 셀 선택 회로 및 기입/판독 회로는, 주 제어 회로(906)의 제어하에, 소정의 시퀀스로 활성화된다.

입출력 제어 회로(908)는, 데이터의 기입 동작 시에, 외부로부터 공급되는 데이터 스트로브 신호 DQS에 따라서 입출력 회로(910)의 외부 데이터의 입력 동작을 제어한다. 데이터의 출력 동작 시에서는, 입출력 제어 회로(908)는, 데이터의 출력과 동기하여 데이터 스트로브 신호 DQS를 출력한다. 입출력 회로(910)는 데이터 출력 시에서는 내부 클럭 신호에 동기하여 데이터를 출력한다.

따라서, 데이터 스트로브 신호 DQS는, 데이터 기입 시에서는, 반도체 기억 장치에서의 데이터 취득 타이밍을 부여하고, 데이터 출력 시에서는, 외부의 컨트롤러 또는 프로세서에서의 데이터 취득 타이밍을 부여한다.

주 제어 회로(906)는, 이 클럭 버퍼(904)로부터의 내부 클럭 신호의 상승 엣지에서, 외부로부터 공급되는 커맨드 CMD를 디코드하고, 이 커맨드 CMD가 지정하는 동작 모드를 행하기 위한 각종 제어 신호를 생성한다. 커맨드 CMD는, 복수의 제어 신호 및 특정한 어드레스 신호 비트를 포함한다. 이들 신호의 클럭 신호 CLK의 상승 엣지에서의 논리 레벨의 조합에 의해, 하나의 동작 모드를 지시하는 커맨드가 구성된다.

도 26은, 도 25에 도시한 입출력 회로(910)의 1비트의 데이터 입력 회로의 구성을 개략적으로 도시한 도면이다. 도 26에서, 데이터 입력 회로는, 데이터 스트로브 신호 DQS의 상승에 응답하여 외부로부터 공급되는 데이터 DIN를 취득하여 래치하는 래치 회로(920)와, 데이터 스트로브 신호 DQS의 하강에 응답하여, 외부로부터의 데이터 DIN를 취득하여 래치하는 래치 회로(921)와, 전송 지시 신호 DQSDT에 따라서, 래치 회로(920)의 래치 데이터 DILF0를 취득하여 래치하는 래치 회로(922)와, 전송 지시 신호 DQSDT에 따라서 래치 회로(921)의 래치 데이터 DILF1를 취득하여 래치하는 래치 회로(923)와, 래치 전송 지시 신호 ZLTTR에 응답하여, 래치 회로(922)의 래치 데이터 DIL0를 취득하여 래치하는 레지스터 회로(924)와, 래치 전송 지시 신호 ZLTTR에 따라서 래치 회로(923)의 래치 데이터 DIL1를 취득하여 래치하는 레지스터 회로(925)를 포함한다.

전송 지시 신호 DQSDT는, 데이터 스트로브 신호 DQS의 하강에 응답하여 원쇼트 펄스의 형태로 생성된다.

래치 전송 지시 신호 ZLTTR는, 데이터 기입 시, 내부 클럭 신호의 상승에 동기하여 원쇼트 펄스의 형태로 생성된다. 이 레지스터 회로(924, 925)의 래치 데이터가 병렬로 내부 데이터 버스에 전송된다.

내부 데이터 버스에서는, 짝수 데이터 어드레스에 대응하는 짝수 데이터 버스와, 홀수 데이터 어드레스에 대응하는 홀수 데이터 버스가 배치되어 있으며, 열 어드레스 신호에 따라서 레지스터 회로(924, 925)의 래치 데이터가, 이들 짝수/홀수 데이터 버스에 전송된다.

도 27은, 도 26에 도시한 데이터 입력 회로의 동작을 도시한 타이밍도이다. 이하, 도 27을 참조하여, 도 26에 도시한 데이터 입력 회로의 동작에 대하여 간단히 설명한다.

데이터 기입 시에서는, 데이터 스트로브 신호 DQS가, 클럭 신호 CLK에 동기하여 입력되고, 기입 데이터 DIN가, 이 데이터 스트로브 신호 DQS에 동기하여 입력된다.

래치 회로(920)는, 이 데이터 스트로브 신호 DQS의 상승에 응답하여, 외부 데이터 DIN를 취득하여 래치하여, 내부 래치 데이터 DILF0를 생성한다. 래치 회로(921)는, 데이터 스트로브 신호 DQS의 하강에 응답하여 외부 데이터 DIN를 취득하여, 내부 래치 데이터 DILF1를 생성한다. 데이터 기입 시에서는, 데이터 스트로브 신호 DQS의 하강에 응답하여 원쇼트 펄스의 형태로, 전송 지시 신호 DQSDT가 생성되고, 래치 회로(922, 923)가, 래치 회로(920, 921)의 래치 데이터 DILF0 및 DILF1를 각각 취득하여 래치한다.

계속해서, 클럭 신호 CLK의 상승에 응답하여 래치 전송 지시 신호 ZLTTR가 원쇼트 펄스의 형태로 생성되고, 레지스터 회로(924, 925)가, 래치 회로(922, 923)의 래치 데이터 DIL0 및 DIL1를 취득하여 래치한다.

따라서, 외부에서, 데이터 스트로브 신호 DQS의 상승 엣지 및 하강 엣지에 동기하여 전송되는 데이터 DIN를, 내부에서 병렬 데이터로 변환한 후, 클럭 신호 CLK에 동기한 래치 전송 지시 신호 ZLTTR에 따라서 내부에서 병렬로 전송함으로써, 내부 데이터 DIL0 및 DIL1의 유효 기간 폭을, 클럭 신호 CLK의 1 클럭 사이클 기간으로 할 수 있어, 실효 유효 데이터 폭을 넓게 할 수 있다.

메모리 회로(902)는, 내부 클럭 신호에 동기하여 동작하고 있으며, 이 데이터 스트로브 신호 DQS의 상승 엣지 및 하강 엣지에 모두 동기하여 전송되는 데이터에 대하여 상술한 바와 같은 처리를 행함으로써, 클럭 신호 CLK의 한쪽의 엣지를 트리거로서 처리(기입/판독)를 행할 수 있다.

이 데이터 스트로브 신호 DQS를 이용하여 데이터를 취득하는 방법은, 소스 싱크로너스 방식이라 불리며, 데이터 전송 경로와 동일한 경로를 통해 데이터 스트로브 신호를 전송함으로써, 클럭 발생 회로로부터의 클럭 신호에 대한 컨트롤러로부터 전송되는 데이터의 지연 시간이 커져, 유효 데이터 폭이 감소하여도, 반도체 기억 장치에서 확실하게 데이터를 취득할 수 있다.

클럭 신호의 상승 엣지 및 하강 엣지에 모두 동기하여 데이터를 전송하는 방식은, DDR(Double Data Rate) 방식이라 불리고 있다. 직렬로 전송되는 데이터를 취득하고, 내부에서 클럭 신호 CLK에 동기하여 래치 전송 지시 신호 ZLTTR를 생성하여, 내부 클럭 신호의 예를 들면 상승 엣지에 동기하여 병렬 내부 기입 데이터를 생성한다. 메모리 회로에서 클럭 신호의 한쪽의 엣지를 트리거로서 기입 및 판독의 처리를 여유를 갖고 행할 수 있다. 이에 따라, 고속의 클럭 신호에 동기하여, 고속으로 데이터를 전송할 수가 있어, 데이터의 대역폭이 커져, 시스템의 처리 효율을 개선할 수 있다.

도 28은, 종래의 처리 시스템의 구성의 일례를 도시한 도면이다. 도 28에서, 컨트롤러 CTL에 대하여, 4개의 메모리 MD0-MD3가 배치된다. 이들 메모리 MD0-MD3는, 하나의 메모리 장치이어도 되고, 또한 메모리 모듈이어도 된다.

이들 컨트롤러 CTL 및 메모리 MD0-MD3에 대하여 공통으로, 클럭 발생 회로 CGEN로부터의 클럭 신호 CLK가 공급된다.

컨트롤러 CTL는, 이 클럭 발생 회로 CGEN로부터의 클럭 신호 CLK에 따라서 데이터 기입 시에는, 데이터 스트로브 신호 DQS, 커맨드 CMD 및 기입 데이터 DQ를 생성하여, 메모리 MD0-MD3로 전송한다. 메모리 MD0-MD3의 각각도, 클럭 입력 CK에 공급되는 클럭 발생 회로 CGEN로부터의 클럭 신호 CLK에 동기하여 동작한다.

도 28에 도시한 처리 시스템의 구성의 경우, 컨트롤러 CTL와 메모리 MD0-MD3의 거리는 각각 다르다. 따라서, 클럭 신호 CLK가 클럭 발생 회로 CGEN로부터 발생되어 있으며, 컨트롤러 CTL로부터의 데이터의 전파 시간(플라이트 타임)이 길어진 경우, 클럭 신호 CLK와 데이터 스트로브 신호 DQS의 위상차가 커진다.

도 29는, 도 28에 도시한 처리 시스템의 데이터 기입 시의 동작을 도시한 타이밍도이다. 도 29에서는, 버스트 길이가 4이고, 하나의 라이트 커맨드에 의해, 4개의 데이터가 기입되는 경우의 동작을 도시한다.

메모리 MD0가 컨트롤러 CTL에 가장 가깝고, 메모리 MD3가 컨트롤러 CTL로부터 가장 멀다. 컨트롤러 CTL로부터의 데이터 스트로브 신호 DQS의 클럭 신호 CLK에 대한 지연은, 메모리 MD3에서 가장 크게 된다.

커맨드 CMD로서, 데이터 기입을 나타내는 라이트 커맨드(신호/WE로 나타냄)가 공급되면, 계속해서, 클럭 신호 CLK에 동기하여, 데이터 스트로브 신호 DQS가 전송된다. 이 데이터 스트로브 신호 DQS의 클럭 신호 CLK에 대하여, 위상cksms, 예를 들면 ±25%의 위상차가 허용된다.

따라서, 이 메모리 MD0에서, 클럭 신호 CLK와 데이터 스트로브 신호 DQS의 위상차가, 예를 들면 1/4 사이클 존재하는 경우, 클럭 신호 CLK의 상승에 응답하여, 래치 전송 지시 신호 ZLTTR를 생성한 경우, 데이터 DIL0 및 DIL1에 대한 홀드 시간을 충분히 확보할 수 없어, 정확한 내부 데이터 전송을 행할 수 없게 될 가능성이 있다.

메모리 MD1에서는, 클럭 신호 CLK와 데이터 스트로브 신호 DQS의 위상이 거의 일치하고 있어, 데이터 DIL0 및 DIL1에 대하여, 래치 전송 지시 신호 ZLTTR 에 따라서 정확하게 내부 데이터를 생성할 수 있다. 또한, 메모리 MD2에서도, 이 클럭 신호 CLK에 대한 데이터 스트로브 신호 DQS의 위상차는 작아, 래치 전송 지시 신호 ZLTTR에 대한 데이터 DIL0 및 DIL1의 셋업 시간 및 홀드 시간을 충분히 확보할 수가 있어, 내부 데이터를 정확하게 생성할 수 있다.

메모리 MD3에서는, 데이터 스트로브 신호 DQS가 더 지연되고, 또한 마찬가지로 데이터 DQ의 전달도 지연되기 때문에, 클럭 신호 CLK의 상승에 동기하여 래치 전송 지시 신호 ZLTTR를 생성한 경우, 이 데이터 DIL0 및 DIL1에 대한 셋업 시간을 충분히 확보할 수 없어, 정확한 내부 기입 데이터를 생성할 수 없게 될 가능성이 있다.

또, 여기서, 라이트 커맨드는, 도 29에서 파선으로 나타낸 바와 같이, 그 활성 상태의 기간을 충분히 넓게 취하고, 라이트 커맨드의 클럭 신호 CLK에 대한 스큐는, 메모리 MD0-MD3의 커맨드 디코드 동작에 대하여 영향을 미치지 않으며, 정확하게, 이 커맨드 CMD가 디코드되어, 라이트 커맨드가 공급되었다고 판정된다.

도 29에 도시한 바와 같이, 버스트 길이가 4이고, 하나의 라이트 커맨드에 따라서 데이터 D0-D3가 순차적으로 전송되는 경우, 메모리와 컨트롤러와의 거리에 따라서 데이터 및 데이터 스트로브 신호의 전송 시간이 다르기 때문에, 클럭 신호 CLK에 대한 위상차가 달라, 정확하게 내부 데이터를 래치 전송 지시 신호에 따라서 생성할 수 없게 될 가능성이 있다.

또한, 클럭 신호 CLK가 더욱 고속화된 경우, 처리 시스템에서의 데이터 전파 경로의 전파 지연 시간(플라이트 타임)은 동일하기 때문에, 플라이트 타임과 클럭 사이클 기간과의 차가 작아지면, 이 위상차가 클럭 사이클 기간 내에서 차지하는 비율이 보다 커진다.

지금, 도 30에 도시한 바와 같이, 데이터 스트로브 신호 DQS의 위상이 클럭 신호 CLK에 대하여 반사이클 진행한 상태를 고려한다. 이 경우, 라이트 커맨드가 공급되고(라이트 인에이블 신호/WE가 L 레벨로 설정되고), 계속해서, 그 클럭 사이클 #0에서 데이터 스트로브 신호 DQS가 H 레벨로 상승하고, 데이터 D0가 메모리 내에 취득되어, 래치 데이터 DIL0가 데이터 D0로 변화한다. 계속해서, 이 데이터 스트로브 신호 DQS가 하강하면, 래치 데이터 DIL0 및 DIL1가, 외부 데이터에 따라서, 데이터 D0 및 D1로 된다.

래치 전송 지시 신호 ZLTTR가, 이 라이트 커맨드가 공급되고 나서 2 클럭 사이클 경과 시에 생성되기 때문에, 클럭 사이클 #1에서는, 래치 전송 지시 신호는 비활성 상태에 있으며, 클럭 사이클 #2에서, 래치 전송 지시 신호 ZLTTR가 활성 상태로 된다. 이 클럭 사이클 #2에서는, 데이터 D2 및 D3가 래치 데이터 DIL0 및 DIL1로서 래치되어 있으며, 최초의 데이터 D0 및 D1의 래치/전송 동작은 행해지지 않는다.

도 30에 도시한 바와 같이, 라이트 커맨드가 공급되고 나서 데이터 스트로브 신호 DQS가 상승하기까지의 시간 tDQSS가 허용값을 초과하여 짧아진 경우, 최초의 전송 데이터를 취득할 수 없게 된다는 문제가 발생된다.

또한, 클럭 사이클 #2에서 래치 전송 지시 신호 ZLTTR가 활성화되었을 때에, 래치 데이터 DIL0 및 DIL1(D2, D3)의 셋업 시간이 불충분한 경우, 정확한 내부 기입 데이터를 생성할 수 없다.

또한, 다음에, 도 31에 도시한 바와 같이, 데이터 스트로브 신호 DQS가, 클럭 신호 CLK보다도 더욱 지연되어 생성되는 경우를 고려한다. 이 경우, 데이터 스트로브 신호 DQS의 플라이트 타임이 길어, 라이트 커맨드가 공급되고 나서, 다음의 클럭 사이클 #1에서, 데이터 스트로브 신호 DQS가 H 레벨로 된다. 즉, 그 시간 tDQSS가 길어진 상태를 고려한다.

이 경우, 데이터 스트로브 신호 DQS와 데이터 DQ는 동일 방향으로 전송되기 때문에, 데이터 스트로브 신호 DQS의 상승 엣지 및 하강 엣지에 따라서, 데이터 DQ의 취득이 행해져, 래치 데이터 DILF0 및 DIL0 및 DIL1가 생성된다. 데이터 스트로브 신호 DQS의 하강에 응답하여, 래치 데이터 DIL0 및 DIL1가 생성되기 때문에, 클럭 사이클 #1에서는, 래치 데이터 DIL0 및 DIL1는 무효 상태로 된다.

클럭 사이클 #2에서, 래치 전송 지시 신호 ZLTTR가 활성화되기 때문에, 데이터 D0 및 D1에 따라서 내부 기입 데이터가 생성된다. 이 경우에도, 래치 전송 지시 신호 ZLTTR에 대한, 래치 데이터 DIL0 및 DIL1의 셋업 시간이 불충분하여, 내부 기입 데이터를 안정적으로 생성할 수 없게 될 가능성이 있다.

또한, 도 30 및 도 31에 도시한 바와 같이, 라이트 커맨드가 공급되고 나서, 제2 클럭 사이클 경과 시에서, 래치 전송 지시 신호 ZLTTR를 활성화하기 때문에, 클럭 사이클 #2에서의 데이터가, 그 데이터 스트로브 신호 DQS의 클럭 신호 CLK에 대한 위상 관계에 따라서 다르게 되어, 내부 기입 데이터를 정확하게 생성할 수 없게 된다는 문제가 발생된다. 특히, 연속적으로 라이트 커맨드를 공급하여 데이터를 기입하는 경우, 이 래치 전송 지시 신호에 의해 래치되는 데이터는, 최초의 라이트 커맨드에 의한 데이터인지, 다음의 라이트 커맨드에 의한 데이터인지의 식별을 할 수가 없어, 컨트롤러로부터의 메모리의 위치에 따라서 데이터의 기입을 정확하게 행할 수 없게 된다는 문제가 발생된다.

또한, 데이터 스트로브 신호 DQS에 대해서는, 데이터 취득 타이밍을 정확하게 설정하기 위해, 데이터 스트로브 신호 DQS는, 소정 기간 L 레벨로 유지된다. 이 데이터 스트로브 신호 DQS의 L 레벨의 기간은 프리앰블이라 불린다.

즉, 도 32에서, 라이트 커맨드를 발행할 때에는, 컨트롤러는, 하이 임피던스 상태 또는 중간 전압 레벨로 유지되어 있던 데이터 스트로브 신호 DQS를 일단 L 레벨로 설정하고, 계속해서 클럭 신호 CLK에 동기하여 데이터 스트로브 신호 DQS를 H 레벨로 상승시킨다.

이 데이터 스트로브 신호 DQS의 L 레벨의 프리앰블 부분을, 1 클럭 사이클 기간으로 길게 함으로써, 플라이트 타임이 길어진 경우에서도, 데이터 스트로브 신호 DQS의 상승의 개시 시점, 즉 데이터 취득의 개시 시점을 식별하는 것이 가능하다. 그러나, 이러한 데이터 스트로브 신호 DQS의 프리앰블 부분을, 예를 들면 1 클럭 사이클 기간 설정한 경우, 이 프리앰블 부분은, 데이터 스트로브 신호 DQS의 전파와 함께 마찬가지로 전달되기 때문에, 컨트롤러로부터 멀리 떨어진 메모리에서는, 이 프리앰블 기간동안에 데이터의 취득을 행하지 않기 때문에, 데이터 취득 타이밍이 늦어진다. 따라서, 다른 메모리에 대하여 데이터 기입을 행하는 경우, 항상 이 프리앰블 기간에서는 데이터의 기입이 행해지지 않기 때문에, 데이터의 기입을 고속으로 행할 수 없게 된다는 문제가 발생된다.

또한, 프리앰블 기간을 길게 한 경우에서도, 이 프리앰블 기간을 검출하는 타이밍이 각 메모리마다 다르기 때문에, 데이터 스트로브 신호의 프리앰블 부분을 정확하게 검출할 수 없다는 문제가 발생된다.

컨트롤러로부터 메모리에 대하여 클럭 신호를 전송한 경우, 클럭 신호의 플라이트 타임을, 기입 데이터 및 데이터 스트로브 신호의 플라이트 타임과 동일하게 하여, 데이터의 플라이트 타임의 영향을 받지 않고 각 메모리에서 데이터의 취득을 행하는 것이 가능하다. 그러나, 클럭 신호는, 이 컨트롤러로부터 메모리에 공통으로 보드 상의 배선을 통해 전달되기 때문에, 이 클럭 신호를 전달하는 부분의 구동 능력을 크게 할 필요가 있어, 컨트롤러의 점유 면적이 커지고, 또한 컨트롤러에서 클럭 신호를 발생하기 위한 소비 전력이 커진다. 따라서, 이들 메모리 및 컨트롤러와는 별도로, 수정 발진기와 같은 발진기로 큰 구동력으로 정확하게, 클럭 신호를 발생하여 컨트롤러 및 메모리에 공통되는 시스템 클럭을 생성한다. 따라서, 클럭 신호와 데이터 및 데이터 스트로브 신호와의 위상차가 메모리와 컨트롤러와의 거리에 따라서 다르다는 문제는, 보드 실장 시스템에서 항상 발생된다. 특히 고속 클럭 신호를 사용하는 경우에서는 플라이트 타임과 클럭 사이클 기간이 동일한 정도의 길이로 되어, 메모리에서 정확하게 내부 데이터를 전송할 수 없다는 문제가 발생된다.

본 발명의 목적은, 고속 클럭 신호에 동기하여 정확하게 데이터의 취득/내부 기입 데이터의 생성을 행할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 컨트롤러로부터의 거리에 상관없이, 정확하게 고속 클럭 신호에 동기하여 데이터의 취득 및 내부 기입 데이터의 생성을 행할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는, 컨트롤러를 기준으로 하는 위치를 나타내는 위치 정보를 생성하는 위치 정보 생성 회로와, 이 위치 정보 생성 회로로부터 생성된 위치 정보와 컨트롤러로부터 공급되는 기입 지시 신호에 따라서, 컨트롤러로부터 공급되는 데이터를 취득하는 타이밍을 조정하여 데이터 취득 지시 신호를 생성하는 데이터 취득 지시 신호 생성 회로와, 이 데이터 취득 지시 신호에 따라서, 컨트롤러로부터의 데이터에 대응하는 내부 데이터를 생성하는 기입 회로를 포함한다.

반도체 기억 장치에서, 컨트롤러에 대한 거리에 따른 위치 정보를 설정하고, 이 위치 정보에 따라서 내부 기입 데이터를 생성하는 타이밍을 조정함으로써, 신호/데이터의 플라이트 타임이 컨트롤러를 기준으로 하는 위치마다 다른 경우에도 정확하게 데이터를 취득할 수 있다. 이에 따라, 고속 클럭 신호를 이용하여 데이터 전송을 행하는 경우에, 신호/데이터의 플라이트 타임이 클럭 신호의 1 클럭 사이클 기간과 동일한 정도로 되는 경우에서도, 정확하게 데이터를 취득하여 내부 기입 데이터를 생성할 수 있다.

본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.

[제1 실시예]

도 1은, 본 발명에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 1에서는 데이터 기입에 관련된 부분의 구성을 도시한다.

도 1에서, 메모리 회로(902)는 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 어레이(1)와, 활성화 시에 열 어드레스 신호에 따라서 메모리 어레이(1)의 열을 선택하는 열 선택 회로(2)와, 활성화 시에 열 선택 회로(2)에 의해 선택된 메모리 셀 열에 내부 기입 데이터를 전달하여, 선택 메모리 셀에 데이터를 기입하는 기입 회로(3)를 포함한다.

열 선택 회로(2)는, 열 어드레스 디코더 및 열 선택 게이트 등의 열 선택에 관련된 회로를 포함한다.

기입 회로(3)는, 입출력 회로(910)로부터 공급되는 내부 기입 데이터에 따라서 메모리 셀에 대한 기입 데이터를 생성하여, 내부 데이터선 및 열 선택 회로(2)를 통해 메모리 어레이(1)의 선택 열에 데이터를 기입한다.

주 제어 회로(906)는, 클럭 버퍼(904)로부터 공급되는 내부 클럭 신호의 상승 엣지에서, 커맨드 CMD를 취득하여 디코드하고, 이 커맨드 CMD가 지정하는 동작 모드를 지정하는 동작 모드 지시 신호를 생성하는 커맨드 디코더(4)와, 커맨드 디코더(4)로부터의 기입 동작 모드 지시 신호 Φwr에 응답하여 활성화되고, 내부 클럭 신호를 카운트하여 1 클럭 사이클 경과 후 버스트 길이 기간의 동안, 기입 활성화 신호 WRT를 활성 상태로 유지하는 버스트 길이 카운터(5)와, 커맨드 디코더(4)로부터의 기입 동작 모드 지시 신호 Φwr의 활성화에 응답하여 활성화되고, 버스트 길이 카운터(5)로부터의 기입 활성화 신호 WRT의 활성화 기간 중 기입에 필요한 제어 신호를 생성하는 기입 제어 회로(6)를 포함한다.

이 기입 제어 회로(6)는, 도 1에서는, 열 선택 회로(2) 및 기입 회로(3)의 동작을 제어한다. 버스트 길이 카운터(5)는, 클럭 버퍼(904)로부터의 클럭 신호의 상승 엣지 및 하강 엣지를 카운트하여, 버스트 길이 기간을 결정한다. 이 버스트 길이 카운터(5)는, 예를 들면, 기입 동작 모드 지시 신호 Φwr의 활성화에 응답하여 세트되는 세트/리세트 플립플롭과, 기입 동작 모드 지시 신호 Φwr를 클럭 신호 CLK의 상승 엣지 및 하강 엣지에 동기하여 전송하는 시프트 레지스터로 구성된다. 이 시프트 레지스터의 출력 신호의 활성화에 응답하여 세트/리세트 플립플롭이 리세트된다. 시프트 레지스터의 1 클럭 사이클 지연단으로부터, 기입 활성화 신호 WRT가 생성된다.

기입 제어 회로(6)는, 기입 동작 모드 지시 신호 Φwr의 활성화에 응답하여 활성화되어, 열 선택 동작을 개시한다. 이 기입 제어 회로(6)의 비활성화가 기입 활성화 신호 WRT에 의해 결정된다.

입출력 제어 회로(908)는, 컨트롤러에 대한 메모리의 위치를 나타내는 위치 정보 PI를 생성하는 위치 정보 생성 회로(7)와, 이 위치 정보 PI와 내부 클럭 신호와 데이터 스트로브 신호 DQS와 기입 동작 활성화 신호 WRT에 따라서 입력 회로(9)에 대한 데이터 스트로브 신호 DQS, 전송 지시 신호 DQSDT 및 래치 전송 지시 신호 ZLTTR를 생성하는 입력 제어 회로(8)를 포함한다.

이 입력 제어 회로(8)는, 데이터 기입 시, 외부로부터의 데이터 스트로브 신호 DQS에 따라서 데이터 스트로브 신호 DQS 및 전송 지시 신호 DQSDT를 생성하고, 또한 위치 정보 PI에 따라서 래치 전송 지시 신호 ZLTTR의 활성화 타이밍을 조정한다. 따라서 입출력 회로(910)에 포함되는 입력 회로(9)에서는, 이 래치 전송 지시 신호 ZLTTR의 활성화 타이밍이 위치 정보 PI에 따라서 조정되기 때문에, 메모리와 컨트롤러와의 거리, 즉 데이터의 플라이트 타임에 상관없이, 정확하게 내부에서 내부 클럭 신호에 동기하여 내부 기입 데이터를 생성할 수 있다.

도 2에 도시한 바와 같이, 위치 정보 PI는, 컨트롤러 CTL와 메모리 MD의 사이의 거리, 즉 신호/데이터의 플라이트 타임 FLT을 나타낸다. 따라서, 이 플라이트 타임 FLT은, 메모리의 시스템 내의 위치에 따라서 데이터 스트로브 신호 DQS와 클럭 신호 CLK와의 위상 관계가 다른 경우에서도, 이 위치 정보 PI로 플라이트 타임 FLT의 차를 보상하도록 메모리 MD 내에서 데이터 래치 전송 타이밍을 조정함으로써, 기입 데이터에 대하여, 항상 각 메모리에서 정확한 타이밍에서 래치 전송을 행하여 내부 기입 데이터를 생성할 수 있다. 이에 따라, 최초의 래치 전송 지시 신호 ZLTTR와 최초의 내부 기입 데이터의 대응 관계를 일치시킬 수 있어, 데이터 스트로브 신호에 긴 프리앰블을 설정하지 않고, 각 메모리에서 데이터를 래치 전송할 수 있다. 또한, 데이터 스트로브 신호에 긴 프리앰블을 설정할 필요가 없기 때문에, 다른 메모리에 대하여 연속하여 데이터를 기입하는 경우에, 연속 클럭으로 기입 데이터를 전송할 수가 있어, 고속 데이터 전송을 실현할 수 있다.

또, 입력 회로(9)는, 도 26에 도시한 구성과 마찬가지의 구성을 구비하고, 각 데이터 입력 단자당, 외부로부터 직렬로 입력되는 1비트 데이터를, 2비트의 병렬 데이터로 변환한다.

도 3은, 도 28에 도시한 처리 시스템에서의 메모리 MD0-MD3 각각의, 내부 기입 데이터 생성 타이밍을 도시한 도면이다. 이하, 도 3을 참조하여, 본 발명의 제1 실시예에서의 내부 기입 데이터 래치 전송 동작에 대하여 설명한다.

도 28에 도시한 바와 같이, 메모리 MD0-MD3는, 이 순서로 컨트롤러 CTL로부터의 거리가 멀어져, 신호/데이터의 플라이트 타임이 길어진다.

클럭 사이클 #0에서 라이트 커맨드가 공급되어 데이터 기입이 지정되었을 때, 메모리 MD0 및 MD1는, 컨트롤러에 대한 거리가 가깝기 때문에, 다음의 클럭 사이클 #1에서, 내부의 래치 데이터 D0 및 D1(D0, 1)가 확정 상태로 된다. 이 상태에서는, 위치 정보 PI에 따라서 클럭 사이클 #1에서의 클럭 신호 CLK의 하강에 응답하여 래치 전송 지시 신호 ZLTTR를 활성화하고, 또한 다음의 클럭 사이클 #2에서도, 래치 전송 지시 신호 ZLTTR를, 클럭 신호 CLK의 하강에 응답하여 활성화한다. 여기서, 데이터 기입 동작 시에서, 버스트 길이가 4이고, 하나의 라이트 커맨드에 의해 4개의 데이터가 기입되는 경우의 동작을 나타낸다.

한편, 메모리 MD2 및 MD3는, 컨트롤러로부터 멀리 떨어져 있기 때문에, 클럭 사이클 #2에서의 클럭 신호 CLK의 상승에 응답하여 래치 전송 지시 신호 ZLTTR를 생성한다(활성화한다). 이들 메모리 MD2 및 MD3에서는, 클럭 사이클 #2에서 래치 데이터 DIL0 및 DIL1는 데이터 D0 및 D1이고, 이 클럭 사이클 #2에서 래치 전송 지시 신호 ZLTTR를 클럭 신호 CLK의 상승에 응답하여 활성화함으로써, 긴 플라이트 타임에 의해 제2 클럭 사이클에서의 래치 데이터가 다른 경우에서도 정확하게 최초의 데이터를 래치하여 전송할 수 있다.

버스트 길이가 4이기 때문에, 다음의 클럭 사이클 #3에서도, 다시 클럭 신호 CLK의 상승에 응답하여 래치 전송 지시 신호 ZLTTR를 활성화한다.

따라서, 래치 전송 지시 신호 ZLTTR가 최초로 활성화되었을 때에는, 어떠한 메모리에서도 래치 데이터 DIL0 및 DIL1는 최초의 2개의 데이터 D0 및 D1이며, 메모리의 위치에 상관없이 최초의 래치 전송 지시 신호 ZLTTR에 따라서 최초의 전송 데이터 D0 및 D1를 전송하여 내부 기입 데이터를 생성할 수 있다.

따라서, 신호/데이터의 플라이트 타임이, 클럭 신호 CLK의 사이클 기간 정도로 되더라도, 이 위치 정보 PI에 따라서 래치 전송 지시 신호 ZLTTR의 활성화 타이밍을 조정함으로써, 메모리의 위치, 즉 신호/데이터의 플라이트 타임에 상관없이, 정확하게 내부에서 클럭 신호에 동기하여 내부 기입 데이터를 생성할 수 있다. 내부 회로는, 클럭 신호 CLK에 동기하여 동작하고 있기 때문에, 정확하게 이 전송된 내부 기입 데이터에 따라서 내부 기입 동작을 행할 수 있다.

또, 도 3에 도시한 타이밍도에서는, 라이트 커맨드의 활성화 기간은, 클럭 신호 CLK의 상승 기간의 전후가 짧은 기간과 같이 나타낸다. 그러나, 이 라이트 커맨드도 메모리에 대한 플라이트 타임의 영향을 받기 때문에, 이 라이트 커맨드는, 플라이트 타임의 영향을 받지 않도록, 충분히 넓은 기간 활성 상태를 유지하도록 된다(도 29 참조). 따라서, 라이트 커맨드가 공급되고 나서, 정확하게 데이터 스트로브 신호 DQS 및 기입 데이터의 플라이트 타임에 따라서 내부의 래치/전송 상태를 제어함으로써, 내부 데이터를 내부 클럭 신호에 동기하여 정확하게 생성할 수 있다.

도 4는, 도 1에 도시한 입력 제어 회로(8)에 포함되는 래치 전송 지시 신호 발생부 및 위치 정보 생성 회로(7)의 구성을 도시한 도면이다.

도 4에서, 위치 정보 생성 회로(7)는, 위치 정보 PI를 저장하는 레지스터 회로(11)를 포함한다. 이 레지스터 회로는, 외부로부터 그 보유 데이터가 설정되는 레지스터 회로이어도 되고, 내부의 보유 데이터가 설정되는 레지스터 회로이어도 된다. 외부로부터의 데이터를 저장하는 레지스터 회로로서는, 컬럼 레이턴시 및 버스트 길이 등의 동작 파라미터를 저장하는 모드 레지스터의 프리 레지스터 회로를 이용할 수 있다.

래치 전송 지시 신호 발생부는, 이 레지스터 회로(11)로부터의 위치 정보 PI와 클럭 버퍼(904)로부터의 내부 클럭 신호 CLKi를 입력으로 하는 EXNOR 회로(12)와, EXNOR 회로(12)의 출력 신호를 소정 시간 지연시키고 또한 반전시키는 반전 지연 회로(13)와, EXNOR 회로(12)의 출력 신호 PKL와 반전 지연 회로(13)의 출력 신호와 기입 활성화 신호 WRT를 입력으로 하는 NAND 회로(14)를 포함한다. 이 NAND 회로(14)로부터, 래치 전송 지시 신호 ZLTTR가 생성된다.

이 EXNOR 회로(12)는, 위치 정보 PI가 H 레벨로 고정되어 있을 때에는, 버퍼 회로로서 동작하는 한편, 위치 정보 PI가 L 레벨로 설정되어 있는 경우에는 인버터 회로로서 동작한다. 반전 지연 회로(13) 및 NAND 회로(14)는, 기입 활성화 신호 WRT의 활성화 시에 EXNOR 회로(12)의 출력 신호의 상승에 응답하여 원쇼트 펄스 신호를 생성하는 원쇼트 펄스 발생 회로로서 기능한다. 따라서 위치 정보 PI를 H 레벨 또는 L 레벨로 설정함으로써, 이 래치 전송 지시 신호 ZLTTR를, 내부 클럭 신호 CLKi의 상승 엣지 및 하강 엣지 중 어느 하나를 트리거로서 활성화할 수 있다.

도 5는, 도 4에 도시한 래치 전송 지시 신호 발생부의 동작을 도시한 타이밍도이다. 도 5에서는, 위치 정보 PI는 H 레벨로 설정된다. 이 위치 정보 PI가 H 레벨로 설정되어 있는 경우에는, EXNOR 회로(12)는, 버퍼 회로로서 동작하고, 내부 클럭 신호 CLKi에 따라서 그 출력 신호 PKL를 생성한다.

클럭 사이클 #0에서 라이트 커맨드가 공급되면, 1.5 사이클 경과 후에, 기입 활성화 신호 WRT가 활성화된다. 이 기입 활성화 신호 WRT의 활성화에 따라서, NAND 회로(14)가, EXNOR 회로(12)의 출력 신호 PKL의 상승에 응답하여 원쇼트 펄스 신호를 발생한다. 따라서, 클럭 사이클 #1의 클럭 신호 CLKi의 상승 시에서는, 기입 활성화 신호 WRT는 L 레벨이고, 래치 전송 지시 신호 ZLTTR는 H 레벨을 유지한다. 클럭 사이클 #2에서, EXNOR 회로(12)의 출력 신호 PKL가, 내부 클럭 신호 CLKi의 상승에 따라서 상승하면, 이 NAND 회로(14)는, 래치 전송 지시 신호 ZLTTR를 소정 시간 L 레벨로 구동한다. 이 래치 전송 지시 신호 ZLTTR의 L 레벨의 기간은, 반전 지연 회로(13)의 지연 시간에 의해 결정된다. 버스트 길이는 4이기 때문에, 이 기입 활성화 신호 WRT는 2 클럭 사이클 기간 H 레벨을 유지한다. 따라서 클럭 사이클 #3에서, 다시 EXNOR 회로(12)의 출력 신호 PKL가 L 레벨로 상승하면, 래치 전송 지시 신호 ZLTTR가 다시 활성화된다.

도 3에 도시한 바와 같이, 컨트롤러로부터 멀리 떨어진 메모리에서, 위치 정보 PI를 H 레벨로 설정함으로써, 클럭 사이클 #2로부터, 데이터의 래치 전송을 행하여 내부 기입 데이터를 생성할 수 있다. 따라서, 클럭 사이클 #2에서 생성된 최초의 병렬 데이터를 확실하게 내부 회로로 전송할 수 있다.

NAND 회로(14)의 지연 시간을 조금 길게 함으로써, 도 3에 도시한 바와 같이, 클럭 사이클 #2 및 #3에서, 내부 클럭 신호 CLKi의 상승 엣지로부터 조금 지연되어, 이 래치 전송 지시 신호 ZLTTR를 활성화할 수 있다. 또한 이 대신에 후술하는 바와 같이, NAND 회로(14)의 출력에 지연 회로가 더 설치되어도 된다.

도 6은, 이 위치 정보 PI가 L 레벨로 설정되었을 때의, 도 4에 도시한 래치 전송 지시 신호 발생부의 동작을 도시한 타이밍도이다.

이 위치 정보 PI가 L 레벨로 설정된 경우에는, EXNOR 회로(12)는, 인버터 회로로서 동작하고, 내부 클럭 신호 CLKi와 180°위상이 어긋난 출력 신호 PKL를 생성한다.

클럭 사이클 #0에서 라이트 커맨드가 공급되면, 클럭 사이클 #1에서 내부 클럭 신호 CLKi의 하강에 응답하여, 기입 활성화 신호 WRT가 활성화된다. 이 기입 활성화 신호 WRT는, 또한, 버스트 길이가 4이고, 2 사이클 기간 H 레벨의 활성 상태를 유지한다.

클럭 사이클 #1에서 기입 활성화 신호 WRT가 H 레벨로 되면, NAND 회로(14)가, 신호 PKL의 상승에 응답하여 원쇼트 펄스 신호를 생성한다. 따라서, 클럭 사이클 #1에서 내부 클럭 신호 CLKi가 L 레벨로 하강하고, EXNOR 회로(12)의 출력 신호 PKL가 H 레벨로 상승하면, 래치 전송 지시 신호 ZLTTR가, 소정 기간 L 레벨로 된다.

계속해서, 클럭 사이클 #2에서, 내부 클럭 신호 CLKi가 L 레벨로 되면, 신호 PKL의 상승에 응답하여, 래치 전송 지시 신호 ZLTTR가 소정 기간 L 레벨로 된다.

따라서, 위치 정보 PI를 L 레벨로 설정함으로써, 도 3에 도시한 바와 같이 메모리 MD0 및 MD1와 같이 컨트롤러에게 대하여 비교적 가까이 설치된 메모리에서, 라이트 커맨드가 공급된 다음의 사이클에서, 내부 클럭 신호 CLKi의 하강에 응답하여 내부 데이터의 래치 전송을 행하여 기입 데이터를 생성할 수 있다.

또, 도 6에 도시한 타이밍도에서도, NAND 회로(14)의 게이트 지연 또는 그 출력부에 설치되는 지연 회로에 의해, 래치 전송 지시 신호 ZLTTR의 활성화 시점을 조정할 수 있다.

도 7은, 기입 활성화 신호 WRT를 발생하는 부분의 구성의 일례를 도시한 도면이다. 도 7에 도시한 기입 활성화 신호 발생부는, 도 1에 도시한 버스트 길이 카운터(5)에 대응한다. 버스트 길이 데이터 BL는, 버스트 길이 4를 나타내는 상태로 설정된다.

도 7에서, 버스트 길이 카운터(5)는, 주 제어 회로로부터의 기입 동작 모드 지시 신호 Φwr를, 내부 클럭 신호 CLKi에 따라서 1.5 사이클 지연시키는 1.5 사이클 지연 회로(20)와, 1.5 사이클 지연 회로(20)의 출력 신호를, 버스트 길이 데이터 BL가 지정하는 클럭 사이클 기간 클럭 신호 CLKi에 따라서 시프트하는 시프트 회로(21)와, 1.5 사이클 지연 회로(20)의 출력 신호에 응답하여 세트되고 또한 시프트 회로(21)의 출력 신호에 응답하여 리세트되는 세트 우선형 세트/리세트 플립플롭(22)을 포함한다. 세트 우선형 세트/리세트 플립플롭(22)으로부터, 기입 활성화 신호 WRT가 생성된다.

시프트 회로(21)는 가변 시프트 회로이며, 버스트 길이 데이터 BL에 따라서, 그 시프트 단수가 조정된다. 다음에, 도 7에 도시한 버스트 길이 카운터(5)의 동작을 도 8에 도시한 타이밍도를 참조하여 설명한다.

클럭 사이클 #0에서 라이트 커맨드가 공급되면, 내부 클럭 신호 CLKi의 상승에 응답하여, 기입 동작 모드 지시 신호 Φwr가 소정 기간 활성 상태로 된다. 1.5 사이클 지연 회로(20)는, 이 기입 지시 신호 Φwr를 내부 클럭 신호 CLKi에 따라서 1.5 사이클 전송한다. 따라서, 클럭 사이클 #1에서, 내부 클럭 신호 CLKi의 하강에 응답하여 지연 회로(20)의 출력 신호가 H 레벨로 되어, 플립플롭(20)이 세트되고, 기입 활성화 신호 WRT가 활성화된다.

클럭 사이클 #2에서 다시 라이트 커맨드가 공급되면, 기입 지시 신호 Φwr가 활성화되고, 1.5 사이클 지연 회로(20)를 통해 전송된다.

시프트 회로(21)에서, 버스트 길이 데이터 BL가 버스트 길이 4를 나타내고 있는 경우에는, 클럭 사이클 #3에서, 내부 클럭 신호 CLKi의 하강에 응답하여 시프트 회로(21)의 출력 신호가 H 레벨로 된다.

이 때, 클럭 사이클 #2에서 공급된 라이트 커맨드에 따라서, 1.5 사이클 지연 회로(20)의 출력 신호도 H 레벨로 된다. 플립플롭(22)는 세트 우선형 세트/리세트 플립플롭으로서, 지연 회로(20)로부터의 출력 신호에 따라서, 그 세트 상태를 유지한다. 따라서, 라이트 커맨드를, 이 2 사이클마다 연속하여 인가하는 경우에는, 내부에서 기입 활성화 신호 WRT는 활성 상태를 그 동안 유지한다.

클럭 사이클 #2에서 라이트 커맨드가 공급되어 있지 않은 경우에는, 도 8에서 파선으로 나타낸 바와 같이, 이 클럭 사이클 #2에서, 기입 지시 신호 Φwr는 L 레벨이며, 클럭 사이클 #3에서, 지연 회로(20)의 출력 신호는, 파선으로 나타낸 바와 같이, L 레벨을 유지한다. 따라서, 이 경우에는, 시프트 회로(21)의 출력 신호에 따라서 플립플롭(22)이 리세트되고, 파선으로 나타낸 바와 같이, 기입 활성화 신호 WRT가 내부 클럭 신호 CLKi의 하강에 응답하여 비활성화된다.

도 7에 도시한 버스트 길이 카운터(5)를 이용함으로써, 버스트 길이 데이터 BL에 따라서 버스트 길이 기간 확실하게 기입 활성화 신호 WRT를 활성 상태로 유지하여, 내부 전송 지시 신호 ZLTTR를 소정의 타이밍에서 활성화할 수 있다.

또, 도 7에 도시한 버스트 길이 카운터(5)의 구성에서, 플립플롭(22)의 리세트 입력에는, 지연 회로(20)의 출력 신호가 L 레벨일 때에 인에이블되어, 시프트 회로(21)의 출력 신호를 전달하여 리세트 입력 R으로 공급하는 게이트 회로가 설치되어도 된다. 이 구성의 경우, 플립플롭(22)은, 세트 우선형의 플립플롭이 아니어도 된다.

[위치 정보 생성 회로의 제1 구성]

도 9는, 위치 정보 생성 회로의 레지스터 회로(11)의 구성의 일례를 도시한 도면이다. 도 9에서는, 반도체 기억 장치에서 통상 설치되어 있는 모드 레지스터 회로(30)에 포함되는 특정한 레지스터 RGi를, 위치 정보 PI를 생성하는 레지스터로서 이용한다. 이 모드 레지스터 회로(30)에서는, 레지스터 회로 RG0-RGn이 설치된다. 이들 레지스터 회로 RG0-RGn는, 모드 레지스트 세트 커맨드가 공급되면, 대응하는 어드레스 단자에 공급되어 있는 어드레스 신호 비트 A0-An를 취득하여 래치한다.

이들 레지스터 회로 RG0-RGn는, 동일한 구성을 갖기 때문에, 도 9에서는 레지스터 회로 RGi의 구성을 대표적으로 도시한다. 레지스터 회로 RGi는, 모드 레지스터 설정 지시 신호 ΦMRS를 반전시키는 인버터 IV1와, 모드 레지스터 설정 지시 신호 ΦMRS의 활성화 시 활성화되고 대응하는 어드레스 단자의 어드레스 신호 비트 Ai를 전송하는 3상태 인버터 버퍼 IV2와, 3상태 인버터 버퍼 IV2의 출력 신호를 반전시키는 인버터 IV3와, 인버터 IV1로부터의 모드 레지스터 설정 지시 신호 ΦMRS의 반전 신호에 응답하여 활성화되고, 활성화 시, 인버터 IV3의 출력 신호를 인버터 IV3의 입력으로 전송하는 3상태 인버터 버퍼 IV4를 포함한다. 3상태 인버터 버퍼 IV2로부터 위치 정보 PI가 출력된다.

모드 레지스터 설정 지시 신호 ΦMRS는, 모드 레지스트 세트 커맨드가 공급되면 소정 기간 H 레벨로 설정된다. 3상태 인버터 버퍼 IV2는 모드 레지스터 설정 지시 신호 ΦMRS가 H 레벨일 때에 활성화되어 인버터로서 동작하며, 대응하는 어드레스 단자의 어드레스 신호 비트 Ai를 반전시켜 인버터 IV3로 전송한다. 3상태 인버터 버퍼 IV2는, 모드 레지스터 설정 지시 신호 ΦMRS가 L 레벨일 때에는 비활성화되어, 출력 하이 임피던스 상태로 된다.

3상태 인버터 버퍼 IV4는, 모드 레지스터 설정 지시 신호 ΦMRS가 L 레벨일 때에 활성화되고, 인버터 IV3와 래치 회로를 구성한다. 따라서, 모드 레지스터(30)로의 데이터의 설정 후에는, 레지스터 회로 RG0-RGn는 래치된 상태로 된다. 3상태 인버터 버퍼 IV4는, 모드 레지스터 설정 지시 신호 ΦMRS가 H 레벨일 때에는 출력 하이 임피던스 상태로 되고, 이 레지스터 회로 RGi는, 공급된 데이터를 전송하는 스루 상태로 된다.

따라서, 이 모드 레지스트 세트 커맨드를 공급하여, 모드 레지스터 설정 지시 신호 ΦMRS를 활성화하며 또한, 대응하는 어드레스 신호 비트 Ai를 H 레벨 또는 L 레벨로 설정함으로써, 레지스터 회로 RGi의 기억 데이터가 설정되고, 이 기억 데이터에 따라서 위치 정보 PI를 생성할 수 있다.

이 모드 레지스터 회로(30)에서는, 버스트 길이 데이터 BL를 저장하는 레지스터 회로, 또한 컬럼 레이턴시 CL를 저장하는 레지스터 회로가 설치되어 있어도 된다. 또한, 이들 버스트 길이 데이터 BL 및 컬럼 레이턴시 CL는, 별도 계통의 모드 레지스터 회로에 저장되어도 된다. 복수 계통의 모드 레지스터 회로가 배치되어 있는 경우에는, 뱅크 어드레스 신호 비트 BA 등에 의해 모드 레지스터 회로가 특정된다.

이들 레지스터 회로 RG0-RGn가, 상술한 인버터 래치의 구성 대신에, 세트/리세트 플립플롭으로 구성되며, 대응하는 어드레스 신호 비트가 H 레벨일 때에 세트되도록 모드 레지스터 회로(30)가 구성되어도 된다. 이 구성의 경우, 이들 레지스터 회로의 디폴트 상태는, 이 플립플롭이 리세트 상태이다.

또한, 이들 레지스터 회로 RG0-RGn 중의 임의의 레지스터 회로는, 모드 레지스트 세트 모드 시에서 특정한 데이터 입력 단자에 공급된 데이터에 따라서, 각각의 기억 데이터가 설정되어도 된다.

도 10은, 모드 레지스터 회로(30)를 이용한 경우의 위치 정보를 설정하는 동작을 도시한 타이밍도이다. 이하, 도 10을 참조하여 도 9에 도시한 모드 레지스터 회로(30)에 위치 정보를 설정하는 동작에 대하여 설명한다. 커맨드 CMD는, 로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS, 라이트 인에이블 신호/WE를 클럭 신호 CLK의 상승 엣지에서 L 레벨로 설정하고, 또한 뱅크 어드레스 신호 비트 BA0를 H 레벨로, 뱅크 어드레스 신호 비트 BA1를 L 레벨로 설정함으로써, 모드 레지스트 세트 커맨드를 지정한다. 이 때, 어드레스 신호 비트 Ai를 위치 정보에 따라서 H 레벨 또는 L 레벨로 설정하고, 또한 잔여 어드레스 신호 비트(Ai 이외)를 L 레벨로 설정한다.

통상, 뱅크 어드레스 신호 비트 BA0를 H 레벨로 설정한 경우, 확장 모드 레지스트 세트(MRS) 모드가 지정되고, 컬럼 레이턴시 CL 및 버스트 길이 데이터 BL를설정하는 모드 레지스터 회로와 다른 모드 레지스터 회로가 지정되고, 컬럼 레이턴시 CL 및 버스트 길이 BL의 설정은 행해지지 않는다. 이들 컬럼 레이턴시 CL 및 버스트 길이 BL의 설정에는, 뱅크 어드레스 신호 비트 BA0가, L 레벨로 설정된다. 그러나, 이 위치 정보 PI의 설정이, 이들 컬럼 레이턴시 CL 및 버스트 길이 BL의 설정과 병행하여 행해져도 된다. 이 경우에는, 대응하는 어드레스 신호 비트가, 이들 컬럼 레이턴시 CL 및 버스트 길이 BL의 값에 대응하는 논리 레벨로 설정된다.

또한, 잔여 어드레스 신호 비트를 L 레벨로 설정하는 것은, 단지 일례일 뿐이며, 동시에 설정되는 그 밖의 동작 파라미터에 따라서 적당한 논리 레벨로 설정되어도 된다. 그 밖의 레지스터 회로의 기억 데이터가, 불필요하게 변경되지 않는 한 무방하다.

클럭 신호 CLK의 상승에 응답하여, 모드 레지스터 설정 지시 신호 ΦMRS가 H 레벨로 되어, 도 9에 도시한 3상태 인버터 버퍼 IV2가 활성화된다. 이 때에, 어드레스 신호 비트 Ai의 H 레벨 또는 L 레벨에 의해, 레지스터 회로 RGi에 위치 정보 PI가 설정된다.

모드 레지스터 회로(30)에서의 잔여 레지스터 RGn-RG(i+1), 및 RG(i-l)-RG0에 대해서는, 어드레스 신호 비트가 L 레벨이며, 이 L 레벨에 따른 데이터가 설정된다. 이 위치 정보 PI의 설정 시에서, 다른 동작 파라미터가 설정되어도 된다.

시스템 리세트 시 또는 전원 투입 시에, 컨트롤러의 제어하에, 컬럼 레이턴시 CL 및 버스트 길이 BL가 설정된다. 이 때에, 위치 정보 PI를 함께 동시에 설정하여도 된다.

도 11은, 컨트롤러 CTL에서의 위치 정보 PI의 설정에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 11에서, 컨트롤러 CTL는, 메모리 각각의 위치 정보를 저장하는 위치 정보 테이블(30)과, 처리 시스템 내의 메모리로의 액세스 등을 제어하는 중앙 제어부(32)와, 중앙 제어부(32)로부터의 초기화 지시에 따라, 위치 정보 테이블(30)에 저장된 위치 정보에 따라서, 각 메모리에 위치 정보를 전송하는 초기 설정 제어부(34)와, 메모리와 초기 설정 제어부(34)와 중앙 제어부(32) 사이의 인터페이스가 되는 입출력 인터페이스(36)를 포함한다.

위치 정보 테이블(30)은, 메모리 MD0-MDn 각각에 대하여, 대응하는 메모리 번호와, 각각의 메모리에 대응하는 위치 정보 PIO-PIn를 테이블 형식으로 저장한다. 초기 설정 제어부(34)는, 중앙 제어부(32)로부터의 초기화 시퀀스 실행 지시에 따라서, 이 위치 정보 테이블(30)에 저장된 메모리 번호와 대응하는 위치 정보를 참조하여, 각 메모리에 대하여, 위치 정보 PI를 설정한다.

이 메모리로의 위치 정보 설정 시에는, 각 메모리에 대하여, 각각 칩 인에이블 신호/CEi를 순차적으로 활성화함으로써, 메모리 MD0-MDm를 순차적으로 선택 상태로 하여, 모드 레지스트 세트 커맨드를 공급하여 위치 정보 PI를 저장한다. 커맨드 CMD는, 칩 인에이블 신호가 활성 상태일 때에 유효 커맨드가 공급되었다고 메모리에서 판정되어, 커맨드의 디코드가 행해진다. 즉, 칩 인에이블 신호가 비활성 상태일 때에는, 커맨드 CMD는, NOP 커맨드로서 취급된다.

도 12는, 이 컨트롤러 CTL의 위치 정보 설정 시의 동작을 설명하는 흐름도이다. 이하, 도 12를 참조하여, 도 11에 도시한 컨트롤러 CTL의 위치 정보 설정 동작에 대하여 설명한다.

먼저, 중앙 제어부(32)는, 초기화를 행할 필요가 있는지의 여부를 판정한다 (단계 S1). 초기화 시퀀스를 실행할 필요가 있는 경우에는, 전원 투입 시 또는 시스템 리세트 시이다. 중앙 제어부(32)는, 초기화 시퀀스를 행할 필요가 있다고 판단한 경우에는, 초기 설정 제어부(34)를 기동한다. 초기 설정 제어부(34)는, 먼저 메모리를 특정하는 메모리 번호 k를 초기값 "0"으로 설정한다(단계 S2). 계속해서, 이 메모리 번호 k에 따라서 위치 정보 테이블(30)을 참조하고, 이 메모리 번호 k가 지정하는 메모리 MD0의 위치 정보 PI0를 판독한다(단계 S3). 계속해서, 입출력 인터페이스(36)를 통해, 메모리 MD0에 대하여, 모드 레지스트 세트 커맨드를 공급하고, 동시에, 위치 정보 PI0를 송출한다(단계 S4).

위치 정보의 설정 시에서는, 메모리 번호 k에 의해 특정된 메모리 MD0에 대하여, 칩 인에이블 신호/CE를 활성화하고, 잔여 메모리 MDl-MDm에 대한 칩 인에이블 신호/CE는 비활성 상태로 유지한다.

이 메모리에 대한 위치 정보를 설정하는 경우, 칩 인에이블 신호/CE의 활성화 대신에, 메모리를 특정하는 어드레스 신호와 함께, 칩 인에이블 신호/CE가 메모리에 공통으로 공급되어도 된다. 이 경우, 칩 인에이블 신호/CE와 메모리를 특정하는 메모리 어드레스는, 메모리 MD0-MDm에 공통으로 공급되고, 메모리 어드레스가 지정하는 메모리에서, 칩 인에이블 신호/CE의 활성화에 따라서 모드 레지스터의 특정한 레지스터(RGi)에 대한 위치 정보의 설정이 행해진다. 단, 이 경우에는, 각 메모리에서, 메모리 특정용의 어드레스 신호를 디코드하는 디코더를 배치할 필요가 있다.

메모리 MD0에 위치 정보 PI0가 설정되면, 이어서, 이 메모리 번호 k가, 최종 메모리 MDm를 지정하고 있는지의 여부를 판정한다(단계 S5). 처음의 위치 정보 설정 동작 시에서는, 메모리 번호 k는 0이기 때문에, 단계 S7로 이행하고, 메모리 번호를 1 증분하여, 단계 S3으로 되돌아간다(단계 S7). 이후, 이 단계 S3으로부터 단계 S5 및 단계 S7의 동작이, 최종 메모리에 대한 위치 정보 설정까지 반복하여 실행된다.

단계 S5에서, 최종 메모리에 대한 위치 정보가 설정되었다고 판정하면, 메모리 MD0-MDm에 대한 위치 정보 PI의 설정이 종료한다(단계 S6). 이 후, 다른 처리를 대기하는 상태로 된다.

도 11에 도시한 정보 테이블(30)에서는, 시스템 실장 시에서, 컨트롤러로의 프로그램 인스톨 시에, 함께 위치 정보가 저장된다. 이것을 대신하여, 사전에, ROM(Read Only Memory)에, 테이블 형식으로, 메모리와 위치 정보가 프로그램되어 있어도 된다. 이 경우에는, 시스템 실장 시에서, 컨트롤러로부터의 위치에 따라서(예를 들면, 메모리 실장용 소켓의 위치에 따라서), 각 메모리에 대한 위치 정보 및 메모리 번호는, 항상 일의적으로 정해진다.

또, 컨트롤러를 이용하여 위치 정보 PI를 설정하는 경우, 그 때, 또한, 래치 전송 지시 신호 ZLTTR의 클럭 신호의 엣지에 대한 지연량도 마찬가지로 특정한 레지스터 회로에 저장되는 지연량 설정 데이터에 따라서 설정되어도 된다. 즉, 도 13에 도시한 바와 같이, 가변 지연 회로(40)에 의해, 도 4에 도시한 NAND 회로(14)의 출력 신호 ZLTTRF를 입력으로 하여, 래치 전송 지시 신호 ZLTTR를 생성한다. 이 가변 지연 회로(40)의 지연량을, 레지스터 회로(도시 생략)로부터의 지연량 설정 데이터 DL에 따라서 조정한다.

도 13에 도시한 가변 지연 회로(40)를 이용함으로써, 래치 전송 지시 신호 ZLTTR의 활성화 타이밍을, 내부 클럭 신호의 상승 엣지 및 하강 엣지로부터 늦출 수 있어, 도 3에 도시한 타이밍도와 같이, 래치 데이터 DIL0 및 DIL1에 대하여 충분히 셋업 시간 및 홀드 시간을 확보하여, 안정적으로 내부 기입 데이터를 생성할 수 있다.

[위치 정보 생성 회로의 제2 구성]

도 14는, 위치 정보 생성 회로의 제2 구성을 개략적으로 도시한 도면이다. 도 14에서는, 마더 보드(50) 위에 메모리 MD0-MD3가 배치된다. 이 메모리 MD0-MD3는 각각 메모리 모듈로서, 복수의 메모리칩 CH을 포함한다. 이 메모리칩 CH이 각각 도 1에 도시한 구성을 구비한다.

메모리 MD0-MD3가 이 순서로 컨트롤러에 대한 거리가 길어지도록 배치된다.

메모리 MD0 및 MD1의 위치 정보 설정 단자(55)는, 보드 상의 접지선(51)에 접속된다. 메모리 MD2 및 MD3의 위치 정보 설정 단자(55)가 보드 상의 전원선(52)에 접속된다. 따라서, 메모리 MD0 및 MD1에 대해서는, 위치 정보 PI는 L 레벨로 고정적으로 설정되고, 메모리 MD2 및 MD3에 대해서는, 위치 정보 PI가 H 레벨로 고정적으로 설정된다.

따라서, 도 14에 도시한 구성의 경우, 컨트롤러는 특히 각 메모리 MD0-MD3에 대하여, 위치 정보를 설정하는 것은 요구되지 않는다. 마더 보드(50)에 배치된 모듈 실장용의 소켓(도시 생략)의 위치 정보 설정 단자를 컨트롤러에 대한 거리에 따라서 접지선 또는 전원선에 고정적으로 접속한다. 이에 따라, 메모리칩 CH 내에서는, 특정한 단자를 통해 위치 정보 PI가 공급되고, 전원 투입 후에는 항상 고정된 위치 정보 PI를 생성한다. 따라서, 시스템 리세트 시 또는 전원 투입 시에 컨트롤러가 초기화 시퀀스를 행하여, 위치 정보를 설정하는 것은 요구되지 않아, 위치 정보 설정 처리가 간략화된다.

또한, 도 14에 도시한 바와 같이, 마더 보드(50) 위에 실장 시에서, 위치 정보 설정 단자를 접지선(51) 또는 전원선(52)에 접속하는 경우, 위치 정보를 보유하기 위한 레지스터 회로는 특별히 요구되지 않아, 메모리칩 내에서의 위치 정보 생성부의 점유 면적을 저감시킬 수 있다.

[위치 정보 생성 회로의 제3 구성]

도 15는, 위치 정보 생성 회로의 제3 구성의 동작을 도시한 타이밍도이다. 도 15에 도시한 위치 정보 설정 동작에서는, 예를 들면 모드 레지스트 세트 커맨드 MRS를 공급하여, 다음의 클럭 신호 CLK의 상승 시에서의 특정한 신호의 논리 레벨을 판정하고, 위치 정보 PI를 생성한다. 도 15에서는, 이 특정한 신호로서, 데이터 스트로브 신호 DQS가 이용된다.

도 15에 도시한 파형도를 참조하여, 메모리 MD0 및 MD1에서는, 데이터 스트로브 신호 DQS가 클럭 신호 CLK의 상승 엣지에서 H 레벨이며, 위치 정보 PI가 L 레벨로 설정된다. 한편, 메모리 MD2 및 MD3에서는, 클럭 신호 CLK의 상승 엣지에서, 데이터 스트로브 신호 DQS가 L 레벨이기 때문에, 위치 정보 PI가 H 레벨로 설정된다.

신호/데이터의 플라이트 타임이 클럭 신호 CLK의 1 사이클 기간 정도로까지 지연되어 있을 뿐이며, 이 데이터 스트로브 신호 DQS가 더욱 지연되고, 클럭 신호 CLK의 상승 엣지에서 H 레벨로 된 경우에는, 이 신호/데이터의 플라이트 타임이 클럭 신호 CLK의 1 클럭 사이클 기간 이상이며, 정확한 데이터의 래치 전송을 보증할 수 없기 때문에, 이러한 상태는 고찰 대상으로는 하지 않는다. 즉, 예를 들면 데이터 스트로브 신호 DQS가, 클럭 신호 CLK에 대해서는 ±50% 정도 위상이 어긋나는 경우에 대하여 정확한 데이터의 전송을 보증한다.

도 16은, 도 15에 도시한 위치 정보 검출 기능을 갖는 위치 정보 생성 회로의 구성의 일례를 도시한 도면이다. 도 16에서, 위치 정보 생성 회로(7)는, 커맨드 디코더(4)로부터의 모드 레지스터 설정 지시 신호 ΦMRS를 클럭 신호 CLK의 1 클럭 사이클 기간 지연시키는 1 클럭 지연 회로(60)와, 1 클럭 지연 회로(60)의 출력 신호의 상승에 응답하여 원쇼트 펄스 신호를 생성하는 원쇼트 펄스 발생 회로(61)와, 원쇼트 펄스 발생 회로(61)의 출력 신호 MRLT에 응답하여, 데이터 스트로브 신호 DQS를 취득하고, 위치 정보 PI를 생성하는 래치 회로(62)를 포함한다.

원쇼트 펄스 발생 회로(61)는, 1 클럭 지연 회로(60)의 출력 신호의 상승에 응답하여 원쇼트 펄스 신호 MRLT를 생성한다. 따라서, 모드 레지스트 세트 커맨드가 공급되고 나서 1 클럭 사이클 경과 후에, 이 원쇼트 펄스 신호 MRLT가 활성화된다.

래치 회로(62)는, 리세트 신호 RST를 반전시키는 인버터(62a), 원쇼트 펄스 신호 MRLT와 리세트 신호 RST를 입력으로 하는 OR 회로(62b)와, 인버터(62a)의 출력 신호와 데이터 스트로브 신호 DQS를 입력으로 하는 AND 회로(62c)와, OR 회로(62b)의 출력 신호가 H 레벨일 때 활성화되어, AND 회로(62c)의 출력 신호를 반전시키는 3상태 인버터 버퍼(62e)와, 3상태 인버터 버퍼(62e)의 출력 신호를 반전시키는 인버터(62f)와, OR 회로(62b)의 출력 신호를 반전시키는 인버터(62d)와, 인버터(62d)의 출력 신호가 H 레벨일 때 활성화되어, 인버터(62f)의 출력 신호를 인버터(62f)의 입력으로 전송하는 3상태 인버터 버퍼(62g)를 포함한다. 인버터(62g)의 출력으로부터 위치 정보가 출력된다.

리세트 신호 RST는, 시스템 리세트 시 또는 전원 투입 시에 활성화된다. 이어서, 도 16에 도시한 위치 정보 생성 회로의 동작을, 도 17에 도시한 타이밍도를 참조하여 설명한다.

위치 정보 설정 시에서는, 내부 회로 노드의 소정의 초기화 동작은 완료되어 있으며, 이 리세트 신호 RST에 의해, 위치 정보 PI는 H 레벨로 초기 설정된다. 리세트 완료 후에는, 리세트 신호 RST는 L 레벨에 있다. 원쇼트 펄스 발생 회로(61)가 출력하는 원쇼트 펄스 신호 MRLT가 발생될 때까지, OR 회로(62b)의 출력 신호는 L 레벨이며, 3상태 인버터 버퍼(62e)는 출력 하이 임피던스 상태이기 때문에, 데이터 스트로브 신호 DQS의 전달은 금지되고, 3상태 인버터 버퍼(62g)와 인버터(62f)로 구성되는 래치 회로에 의해, 위치 정보의 H가 유지된다.

모드 레지스트 세트 커맨드가 공급되면, 커맨드 디코더(4)는 소정 기간 모드 레지스터 설정 지시 신호 ΦMRS를 활성 상태로 유지한다. 이 모드 레지스터 설정 지시 신호 ΦMRS가 1 클럭 지연 회로(60)로부터 1 클럭 사이클 기간 지연되어 출력된다. 이 모드 레지스트 세트 커맨드가 공급된 클럭 사이클에서는, 원쇼트 펄스 신호 MRLT는 발생되어 있지 않기 때문에, 래치 회로(62)에서는, OR 회로(62b)의 출력 신호가 L 레벨이며, 3상태 인버터 버퍼(62e)는 출력 하이 임피던스 상태에 있다. 따라서, AND 회로(62c)의 출력 신호가 데이터 스트로브 신호 DQS에 따라서 변화하여도, 이 래치 회로(62)로부터의 출력 신호 PI는 변화하지 않는다.

모드 레지스트 세트 커맨드가 공급되고 나서 1 클럭 사이클이 경과하면, 원쇼트 펄스 발생 회로(61)가 1 클럭 지연 회로(60)의 출력 신호에 따라서 원쇼트 펄스 신호 MRLT를 발생한다. 원쇼트 펄스 신호 MRLT에 따라서, 래치 회로(62)에서, 3상태 인버터 버퍼(62g)는 비활성화되어 출력 하이 임피던스 상태로 되어, 래치 회로(62)의 래치 상태가 개방된다.

또한, 이 원쇼트 펄스 신호 MRLT에 따라서, OR 회로(62b)의 출력 신호가 H 레벨로 되어, 3상태 인버터 버퍼(62e)가 활성화되고, 위치 정보 PI가 AND 회로(62c)의 출력 신호에 따라서 변화한다. 즉, 이 클럭 신호 CLK의 상승 시에서의 데이터 스트로브 신호 DQS가 AND 회로(62c) 및 3상태 인버터 버퍼(62e)를 통하여 취득되고, 위치 정보 PI가 설정된다.

원쇼트 펄스 신호 MRLT가 L 레벨로 복귀하면, OR 회로(62b)의 출력 신호가 L 레벨로 되어, 3상태 인버터 버퍼(62e)가 출력 하이 임피던스 상태로 된다. 한편, 3상태 인버터(62g)가 활성화되고, 인버터(62f)와 3상태 인버터 버퍼(62g)에 의해 래치 회로가 구성되어, 취득된 위치 정보 PI가 래치된다.

따라서, 클럭 신호 CLK의 상승 엣지에서, 데이터 스트로브 신호 DQS가 H 레벨이면, 위치 정보 PI는 L 레벨로 된다. 한편, 이 클럭 신호 CLK의 상승 엣지에서 데이터 스트로브 신호 DQS가 L 레벨이면, 위치 정보 PI는 H 레벨을 유지한다.

따라서, 도 17에 도시한 바와 같이, 데이터 스트로브 신호 DQS의 지연 시간이 짧은 경우(상태(I)), 위치 정보 PI는 L 레벨로 설정되고(상태(I)), 또한, 데이터 스트로브 신호 DQS의 지연 시간이 긴 경우(상태(II)), 위치 정보 PI는 리세트 상태의 H 레벨을 유지한다(상태(II)).

메모리 각각에서, 지연 시간에 따라서 위치 정보를 설정함으로써, 시스템 구성이 변화되고, 신호 전파 지연이 다른 경우에서도, 정확하게 각 메모리에서 위치 정보를 설정할 수 있다.

또한, 이 래치 회로(62)가 모드 레지스터 회로에 포함되는 모드 레지스터인 경우, 커맨드 CMD로서, 이 모드 레지스터를 특정하는 어드레스 신호 비트 Ai를 포함하여, 이 모드 레지스트 세트 커맨드가 공급되고 또한 어드레스 신호 비트 Ai가 H 레벨일 때에, 모드 레지스터 설정 지시 신호 ΦMRS가 활성화되는 구성이 이용되어도 된다. 이 경우에는, 위치 정보를 설정하는 모드 시에서만, 모드 레지스터 설정 지시 신호 ΦMRS가 활성화되기 때문에, 정확하게 위치 정보를, 다른 레지스터 회로의 기억 데이터에 영향을 미치지 않고도 취득하고 또한 래치할 수 있다.

이상과 같이, 위치 정보 생성 회로의 제3 구성에서는, 위치 정보를, 특정한 동작 모드 시에서, 특정한 타이밍 검출용의 신호로서 데이터 스트로브 신호를 이용하고, 이 데이터 스트로브 신호 DQS의 클럭 신호의 상승 엣지에서의 논리 레벨을 판정하여, 위치 정보를 생성하고 있으며, 각 메모리의 신호 전파 지연에 따라서 메모리 각각에 위치 정보를 생성할 수가 있어, 컨트롤러의 부하가 경감된다.

또한, 시스템 버스의 부하가 변경되고, 각 메모리에 대한 신호/데이터의 플라이트 타임이 변경되는 경우에도, 정확하게 각 메모리에서 위치 정보를 설정할 수 있다. 또한, 시스템 확장 시에서 메모리의 수가 변경되는 경우에서도, 각 메모리에서 정확하게 위치 정보를 생성할 수 있다.

또, 상술한 설명에서는, 데이터 스트로브 신호 DQS를, 위치 정보를 생성하기위해 이용하고 있다. 그러나, 이 데이터 스트로브 신호 DQS 대신에, 예를 들면 특정한 데이터 비트가 이용되어도 되며, 플라이트 타임의 영향이 크게 나타나는 신호이면 된다.

[위치 정보 생성 회로의 제4 구성]

도 18은, 위치 정보 생성 회로(7)의 제4 구성에 따른 메모리의 동작을 도시한 타이밍도이다. 도 18에서는, 메모리 MD0-MD3에서의 위치 정보 생성 동작에 대하여 도시한다. 이들 메모리 MD0-MD3는, 컨트롤러에게 대하여 이 순서에 가깝게 배치된다. 데이터 기입을 나타내는 라이트 커맨드(신호/WE의 L 레벨로 나타냄)가 공급되면, 다음의 클럭 사이클에서, 데이터 스트로브 신호 DQS의 논리 레벨을 식별하고, 그 식별된 논리 레벨에 따라서 위치 정보를 생성한다. 이 생성된 위치 정보에 따라서, 래치 전송 지시 신호 ZLTTR가 생성된다. 따라서, 메모리 MD0 및 MD1에서는, 데이터 기입 시, 라이트 커맨드가 공급되고 나서 다음의 클럭 사이클에서의 클럭 신호 CLK의 상승 엣지에서, 데이터 스트로브 신호 DQS가 H 레벨이며, 래치 전송 지시 신호 ZLTTR가 그 클럭 사이클에서 클럭 신호 CLK의 하강에 응답하여 생성된다.

한편, 메모리 MD2 및 MD3에서는, 컨트롤러로부터의 거리가 멀기 때문에, 라이트 커맨드가 공급되고 나서 다음의 클럭 사이클에서 클럭 신호 CLK의 상승 엣지에서는, 데이터 스트로브 신호 DQS는 L 레벨이다. 따라서, 래치 전송 지시 신호 ZLTTR는, 다음의 클럭 사이클에서 클럭 신호 CLK의 상승 엣지에 동기하여 생성된다.

도 18에 도시한 바와 같이, 데이터 기입 시, 항상 데이터 스트로브 신호의 논리 레벨을 식별하여, 위치 정보를 생성함으로써, 시스템 부하의 변동에 기인하여 신호/데이터의 플라이트 타임이 변화하는 경우에서도, 정확하게 내부 기입 데이터의 생성을 행할 수 있다.

도 19는, 위치 정보 생성 회로(7)의 제4 변경예의 구성의 일례를 도시한 도면이다. 도 19에서, 위치 정보 생성 회로(7)는, 커맨드 디코더(4)로부터의 기입 동작 모드 지시 신호 Φwr를 클럭 신호 CLK의 1 클럭 사이클 기간 지연시키는 1 클럭 지연 회로(70)와, 1 클럭 지연 회로(70)의 출력 신호의 상승에 응답하여 원쇼트 펄스 신호를 발생하는 원쇼트 펄스 발생 회로(71)와, 원쇼트 펄스 발생 회로(71)로부터의 원쇼트 펄스 신호 WRLT에 응답하여, 데이터 스트로브 신호를 취득하여 래치하는 래치 회로(72)를 포함한다.

커맨드 디코더(4)는, 커맨드 CMD가 데이터 기입을 나타내는 라이트 커맨드일 때(라이트 인에이블 신호/WE가 L 레벨인 상태를 도 18에서 대표적으로 도시함), 클럭 신호 CLK의 상승에 응답하여, 기입 동작 모드 지시 신호 Φwr를 활성화한다.

1 클럭 지연 회로(70)는, 이 기입 동작 모드 지시 신호 Φwr를 1 클럭 사이클 지연시킨다. 따라서, 라이트 커맨드가 공급되고 나서 다음의 클럭 사이클에서의 클럭 신호 CLK의 상승에 응답하여, 이 1 클럭 지연 회로(70)의 출력 신호가 H 레벨로 상승한다.

원쇼트 펄스 발생 회로(71)가, 이 1 클럭 지연 회로(70)의 출력 신호의 상승에 응답하여 원쇼트 펄스를 발생하기 때문에, 이 원쇼트 펄스 발생 회로(71)로부터의 원쇼트 펄스 신호 WRLT는, 라이트 커맨드가 공급된 다음의 클럭 사이클에서 발생된다.

래치 회로(72)는, 원쇼트 펄스 발생 회로(71)로부터의 원쇼트 펄스 신호 WRLT를 반전시키는 인버터(72a)와, 이 원쇼트 펄스 신호 WRLT에 응답하여 활성화되고, 활성화 시 데이터 스트로브 신호 DQS를 반전시켜 출력하는 3상태 인버터 버퍼(72b)와, 3상태 인버터 버퍼(72b)의 출력 신호를 반전시키는 인버터(72c)와, 인버터(72a)의 출력 신호가 H 레벨일 때 활성화되고, 활성화 시 인버터(72c)의 출력 신호를 반전시켜 인버터(72c)의 입력으로 전송하는 3상태 인버터 버퍼(72d)를 포함한다.

인버터(72c)의 입력에 위치 정보 PI가 생성되고, 이 위치 정보 PI는, 통상 동작 시에 3상태 인버터 버퍼(72d)에 의해 구동된다. 3상태 인버터 버퍼(72b, 72d)는 비활성화 시에 출력 하이 임피던스 상태이다. 활성 상태의 3상태 인버터 버퍼(72d)와 인버터(72c)에 의해 래치 회로가 형성된다. 다음에, 도 19에 도시한 위치 정보 생성 회로(7)의 동작을, 도 20에 도시한 타이밍도를 참조하여 설명한다.

라이트 커맨드가 공급되면, 클럭 신호 CLK의 상승에 동기하여, 기입 동작 모드 지시 신호 Φwr가 활성화되고, 1 클럭 지연 회로(70)가, 1 클럭 사이클 기간 기입 동작 모드 지시 신호 Φwr를 지연시킨다. 따라서, 다음의 클럭 사이클에서 클럭 신호 CLK의 상승에 응답하여, 원쇼트 펄스 발생 회로(72)로부터의 원쇼트 펄스 신호 WRLT가 활성화된다.

이 원쇼트 펄스 신호 WRLT의 발생에 따라서, 래치 회로(72)에서 3상태 인버터 버퍼(72b)가 활성화되어, 데이터 스트로브 신호 DQS를 반전시켜 전송한다. 이에 따라, 래치 회로(72)에 데이터 스트로브 신호 DQS가 취득되고, 위치 정보 PI가 취득된 데이터 스트로브 신호 DQS에 따라서, 그 상태가 결정된다.

이 원쇼트 펄스 신호 WRLT가 L 레벨로 되면, 3상태 인버터 버퍼(72b)가 비활성화되어 출력 하이 임피던스 상태로 되는 한편, 3상태 인버터 버퍼(72d)가 활성화되어 인버터로서 동작하고, 래치 회로(72)는 래치 상태로 된다.

위치 정보 PI는, 이 취득된 데이터 스트로브 신호 DQS의 반전 신호이다. 위치 정보 PI가 L 레벨일 때에는, 이 클럭 사이클에서의 클럭 신호 CLK의 하강에 응답하여 래치 전송 지시 신호 ZLTTR가 활성화되고(상태(I)), 한편, 위치 정보 PI가 H 레벨일 때에는, 다음의 클럭 사이클에서의 클럭 신호 CLK의 상승에 응답하여, 래치 전송 지시 신호 ZLTTR가 생성된다(상태(II)).

라이트 커맨드가 공급되면, 기입 동작 모드 지시 신호 Φwr가 다시 활성화되어, 마찬가지의 동작이 행해지고, 다음의 클럭 사이클에서 데이터 스트로브 신호 DQS의 논리 레벨에 따라서 위치 정보가 생성되며, 그 생성된 위치 정보에 따라서 래치 전송 지시 신호 ZLTTR가 생성된다.

따라서, 이 데이터 기입마다, 항상 위치 정보를 생성하고 있으며, 동작 환경에 따라서 정확하게 데이터 래치 전송 타이밍을 조정할 수가 있어, 정확하게 내부 기입 데이터를 전송할 수 있다.

이상과 같이, 본 발명의 제1 실시예에 따르면, 메모리의 컨트롤러에 대한 위치에 따라서, 데이터 래치 전송 타이밍을 조정하고 있어, 플라이트 타임이 메모리마다 다른 경우에서도, 정확하게 내부 기입 데이터의 래치 전송을 행할 수 있다.

[제2 실시예]

도 21은, 본 발명의 제2 실시예에 따른 입력 제어 회로(8)의 구성을 개략적으로 도시한 도면이다. 도 21에 도시한 입력 제어 회로(8)에서는, 2비트의 위치 정보에 따라서, 래치 전송 지시 신호 ZLTTR를 생성한다. 도 21에서, 입력 제어 회로(8)는, 위치 정보 PI0에 따라서 클럭 신호 CLK를 지연시키는 가변 지연 회로(80)와, 이 가변 지연 회로(80)의 출력 신호 CLKD와 위치 정보 PI1와 기입 활성화 신호 WRT에 따라서 래치 전송 지시 신호 ZLTTR를 생성하는 펄스 발생 회로(82)를 포함한다.

가변 지연 회로(80)는, 클럭 신호 CLK(내부 클럭 신호 CLKi)를 소정 시간 지연시키는 지연 회로(80a)와, 위치 정보 PI0를 반전시키는 인버터(80b)와, 지연 회로(80a)의 출력 신호와 위치 정보 PI0를 입력으로 하는 NAND 회로(80c)와, 인버터(80b)의 출력 신호와 클럭 신호 CLK를 입력으로 하는 NAND 회로(80d)와, NAND 회로(80d, 80c)의 출력 신호를 입력으로 하여 출력 신호 CLKD를 생성하는 NAND 회로(80e)를 포함한다.

위치 정보 PI0가 H 레벨일 때에는, 인버터(80b)의 출력 신호가 L 레벨로 되어, NAND 회로(80d)의 출력 신호가 H 레벨로 고정되는 한편, NAND 회로(80c, 80e)가 인버터로서 동작하고, 클럭 신호 CLK를 지연시켜 출력 신호 CLKD를 생성한다.

위치 정보 PI0가 L 레벨일 때에는, NAND 회로(80c)의 출력 신호가 H 레벨로 고정되고, 인버터(80b)의 출력 신호가 H 레벨로 된다. 따라서, 이 경우에는, 클럭 신호 CLK가, NAND 회로(80d, 80e)가 갖는 게이트 지연만큼 지연되어 출력된다.

펄스 발생 회로(82)는, 가변 지연 회로(80)의 출력 신호 CLKD와 위치 정보 PI1를 입력으로 하는 EXNOR 회로(82a)와, EXNOR 회로(82a)의 출력 신호를 반전시키고 또한 소정 시간 지연시키는 반전 지연 회로(82b)와, EXNOR 회로(82a)의 출력 신호와 반전 지연 회로(82b)의 출력 신호와 기입 활성화 신호 WRT를 입력으로 하여 래치 전송 지시 신호 ZLTTR를 생성하는 NAND 회로(82c)를 포함한다.

위치 정보 PI1가 H 레벨일 때에는, EXNOR 회로(82a)가 버퍼 회로로서 동작하고, 가변 지연 회로(80)의 출력 신호 CLKD에 따라서, 그 출력 신호를 생성한다. 한편, 위치 정보 PI1가 L 레벨일 때에는, EXNOR 회로(82a)는 인버터로서 동작하여, 가변 지연 회로(80)의 출력 신호 CLKD를 반전시킨다.

반전 지연 회로(82b) 및 NAND 회로(82c)는, 기입 활성화 신호 WRT의 활성화시에 EXNOR 회로(82a)의 출력 신호의 상승에 응답하여 원쇼트 펄스 신호를 발생하는 원쇼트 펄스 발생 회로로서 동작한다. 따라서, 이 원쇼트 펄스 발생 회로(82)에서는, 위치 정보 PI1에 의해, 가변 지연 회로(80)의 출력 신호 CLKD의 상승 엣지 및 하강 엣지 중 어느 하나에서 원쇼트 펄스를 발생할지를 결정한다.

도 22는, 도 21에 도시한 입력 제어 회로(8)의 동작을 도시한 타이밍도이다. 이하, 도 22를 참조하여, 도 21에 도시한 입력 제어 회로(8)의 동작에 대하여 설명한다.

(1) PI0=PI1=L 레벨일 때:

위치 정보 PI0 및 PI1이 모두 L 레벨로 설정된 경우에는, 가변 지연 회로(80)는, 클럭 신호 CLK에 따라서 출력 신호 CLKD를 생성하고, 또한, 펄스 발생 회로(82)는, 이 출력 신호 CLKD의 하강에 응답하여, 기입 활성화 신호 WRT의 활성화시 원쇼트 펄스 신호를 생성한다.

따라서, 라이트 커맨드가, 클럭 사이클 #0에서 공급된 경우, 클럭 사이클 #1의 클럭 신호 CLK의 하강에 응답하여 기입 활성화 신호 WRT가 활성화되면, 이 클럭 신호 CLK의 하강에 응답하여, 래치 전송 지시 신호 ZLTTR가 활성화된다. 이 래치 전송 지시 신호의 활성화는, 클럭 사이클 #1 및 #2에서 행해진다. 여기서는, 버스트 길이가 4이며, 기입 활성화 신호 WRT가 2 클럭 사이클 기간 활성 상태로 유지되는 경우를 상정하고 있다.

(2) PI0= H 레벨이고 또한 PI1=L 레벨일 때:

이 상태에서는, 가변 지연 회로(80)는, 지연 회로(80a)가 갖는 지연 시간 τ(80a)만큼, 클럭 신호 CLK를 지연시켜 출력 신호 CLKD를 생성하고 있다. 여기서, 게이트 지연은 무시하고 있다. 펄스 발생 회로(82)는, 가변 지연 회로(80)의 출력 신호 CLKD의 하강에 응답하여 원쇼트 펄스를 발생한다.

따라서, 클럭 사이클 #0에서 라이트 커맨드가 공급되고, 클럭 사이클 #1에서 클럭 신호 CLK의 하강에 응답하여 기입 활성화 신호 WRT가 활성화되면, 지연 회로(80a)가 갖는 지연 시간 τ(80a) 경과 후에, 래치 전송 지시 신호 ZLTTR가 활성화된다. 클럭 사이클 #2에서도, 마찬가지로 클럭 신호 CLK의 하강으로부터, 지연 시간 τ(80a) 경과 후에, 래치 전송 지시 신호 ZLTTR가 활성화된다.

(3) PI0=L 레벨이고 또한 PIl= H 레벨일 때:

이 상태에서는, 가변 지연 회로(80)는, 클럭 신호 CLK에 따라서 출력 신호 CLKD를 생성하고, 펄스 발생 회로(82)는, 출력 신호 CLKD의 상승에 응답하여 원쇼트 펄스 신호를 생성한다.

따라서, 클럭 사이클 #0에서 라이트 커맨드가 공급되고 나서, 클럭 사이클 #1에서 클럭 신호 CLK의 하강에 응답하여 기입 활성화 신호 WRT가 활성화되면, 클럭 사이클 #2에서 클럭 신호 CLK의 상승에 응답하여, 래치 전송 지시 신호가 활성화된다. 버스트 길이가 4이기 때문에, 다음의 클럭 사이클 #3에서도 클럭 신호 CLK의 상승에 응답하여 래치 전송 지시 신호 ZLTTR가 활성화된다.

(4) PI0=PI1=H 레벨일 때:

이 상태에서는, 가변 지연 회로(80)가, 지연 회로(80a)가 갖는 지연 시간 τ(80a)만큼 클럭 신호 CLK를 지연시켜, 출력 신호 CLKD를 생성하고 있다. 펄스 발생 회로(82)는, 이 출력 신호 CLKD의 상승에 응답하여 원쇼트 펄스 신호를 생성한다.

따라서, 라이트 커맨드가, 클럭 사이클 #0에서 공급되고 나서, 클럭 사이클 1에서 클럭 신호 CLK의 하강에 응답하여 기입 활성화 신호 WRT가 활성화되면, 클럭 사이클 #2 및 #3 각각에서, 클럭 신호 CLK가 상승하고 나서, 지연 시간 τ(80a)이 경과한 후에, 래치 전송 지시 신호 ZLTTR가 활성화된다.

메모리 MD0-MD3 각각의 위치 정보 PI0 및 PI1의 값을 변경함으로써, 내부에서의 래치 전송 지시 신호 ZLTTR가 활성화되는 타이밍을 다르게 할 수 있어, 컨트롤러로부터의 거리에 따라서 보다 세세하게 메모리 내부에서의 래치 타이밍을 조정할 수 있다. 따라서, 클럭 신호 CLK가 보다 고속의 클럭 신호로 되어, 인접 메모리 사이에서의 신호/데이터의 플라이트 타임의 시간 차가 크게 영향을 주는 경우에서도, 이 2 비트의 데이터를 이용하여 위치 정보를 생성하여, 지연량을 조정함으로써, 내부 데이터의 기입 타이밍을 정확하게 설정할 수 있다.

도 23은, 위치 정보 PI0 및 PI1를 생성하는 회로의 구성의 일례를 도시한 도면이다. 도 23에서, 위치 정보 생성 회로(7)는, 모드 레지스터 회로(30)에 포함되는 레지스터 회로 RGi 및 RGj에 의해 구성된다. 이 모드 레지스터 회로 내의 레지스터 회로 RGi 및 RGj에, 모드 레지스트 세트 커맨드에 따라서 각각의 기억 데이터를 설정함으로써, 위치 정보 PI0 및 PI1를 생성한다.

모드 레지스트 세트 커맨드는, 컨트롤러로부터 공급되고, 도 11에 도시한 테이블 메모리(31)에 각 메모리 번호에 대응하여 2비트의 위치 정보를 기억하고, 각 메모리에 대하여 초기화 시퀀스 시에서 위치 정보 PI0 및 PI1를 설정한다. 이 때의 초기화 시퀀스의 동작은, 도 12에 설명하는 흐름도와 동일하다. 따라서, 이 모드 레지스터 회로(30)를 이용함으로써, 컨트롤러의 제어하에서 정확하게 메모리의 위치에 따른 위치 정보를 설정할 수 있다.

도 24는, 다중 비트 위치 정보를 생성하는 위치 정보 생성 회로(7)의 변경 예를 개략적으로 도시한 도면이다. 도 24에서는, 외부 단자(55a, 55b)를 통해, 위치 정보 PI0 및 PI1가 공급된다. 즉, 도 24에 도시한 구성에서는, 도 14에 도시한 바와 같이, 메모리 모듈로서 마더 보드 실장 시에서, 이들 위치 정보 설정 단자(55a, 55b)가, 보드 상의 전원선 및 보드 상의 접지선에, 그 위치에 대응하여접속된다. 그 마더 보드 실장 시에서, 소켓은 고정적으로 보드 위에 실장되어 있기 때문에, 각 소켓의 위치 정보 설정 단자를 사전에 이 소켓의 실장 위치에 대응하여 접지선 및 전원선에 접속해 둠으로써, 메모리 모듈 실장 시에 소켓에 삽입하는 것만으로도, 각 메모리의 위치 정보를 설정할 수 있다.

또, 상술한 설명에서는, 위치 정보로서, 2비트의 위치 정보가 이용되고 있다. 그러나, 이 위치 정보는, 또한 3비트 또는 4비트와 같이, 다중 비트의 위치 정보가 더 이용되어도 된다. 모드 레지스트 세트 모드에서, 전용의 레지스터 회로에 이 다중 비트 위치 정보를 설정하는 구성이 이용되는 것이면 어떠한 것이어도 된다.

이상과 같이, 본 발명의 제2 실시예에 따르면, 다중 비트 위치 정보를 설정하고 있으며, 메모리 각각에, 그 래치 전송 지시 신호 활성화 타이밍을 설정할 수가 있어, 내부 기입 데이터를 정확하게 생성할 수 있다. 따라서, 외부 클럭 신호의 주기는, 데이터 버스의 플라이트 타임과 동일한 정도 또는 보다 짧은 초고속 버스 시스템에서도, 정확하게 데이터의 취득을 행하여, 내부 기입 데이터를 생성할 수가 있어, 안정된 메모리 동작을 보증할 수 있다.

또한, 제1 실시예 및 제2 실시예에서도, 데이터 래치 전송 지시 신호에 따라서, 내부 기입 데이터 전송을 행하고 있고, 메모리 위치에 따라서, 그 래치 전송 지시 신호 활성화 타이밍이 조정되어 있으며, 데이터 스트로브 신호 DQS의 프리앰블을 특히 1 사이클 길게 설정하여, 데이터 기입 타이밍을 알릴 필요가 없이, 연속하여 다른 메모리에 대하여 각 클럭 사이클마다 데이터 라이트 동작을 행할 수 있다(데이터 스트로브 신호의 프리앰블을, 각각 다른 메모리에 대하여, 전송할 필요가 없기 때문임).

상술한 설명에서는, DDR 모드 클럭 동기형 반도체 기억 장치에서의 내부에서 직렬/병렬 변환하는 회로에서 병렬 데이터를 생성하는 회로 부분에 대한 래치 전송 지시 신호를 생성하고 있다. 그러나, 클럭 신호의 상승 엣지 또는 하강 엣지에서 데이터의 전송을 행하는 싱글 데이터 레이트 모드로 동작하는 SDR 메모리에서도, 버스트 길이 모드로 데이터의 기입이 행해지는 경우에서, 데이터의 취득 및 내부 기입 데이터의 생성을 행하는 회로 부분에, 상술한 래치 전송 지시 신호를 공급함으로써, 정확하게 고속 클럭 신호에 동기하여 내부 기입 데이터를 메모리 위치에 관계없이 생성할 수 있다.

즉, SDR 메모리의 데이터 기입 시에서도, 내부 기입 데이터가 내부 클럭 신호에 따라서 전송되어 있으며, 라이트 드라이버의 활성화 타이밍을, 이 래치 전송 지시 신호에 따라서 조정함으로써, 정확하게 고속 클럭 시에서도 데이터의 기입을 행할 수 있다.

또, 금번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정의되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.

이상과 같이, 본 발명에 따르면, 메모리 위치에 따라서, 내부 기입 데이터를 생성하는 타이밍을 메모리의 위치 정보에 따라서 조정하도록 구성하고 있으며, 신호/데이터의 플라이트 타임이 클럭 신호의 사이클 시간과 동일한 정도로 된 경우에서도, 정확하게 내부 기입 데이터를 생성할 수가 있어, 메모리의 안정된 동작을 보증할 수 있다.

도 1은 본 발명에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면.

도 2는 본 발명에서의 플라이트 타임과 위치 정보와의 대응 관계를 개략적으로 도시한 도면.

도 3은 본 발명에 따른 반도체 기억 장치의 동작을 도시한 타이밍도.

도 4는 도 1에 도시한 입력 제어 회로의 구성의 일례를 도시한 도면.

도 5는 도 4에 도시한 입력 제어 회로의 동작을 도시한 타이밍도.

도 6은 도 4에 도시한 입력 제어 회로의 동작을 도시한 타이밍도.

도 7은 도 1에 도시한 버스트 길이 카운터의 구성의 일례를 도시한 도면.

도 8은 도 7에 도시한 버스트 길이 카운터의 동작을 도시한 타이밍도.

도 9는 도 1에 도시한 위치 정보 생성 회로의 구성의 일례를 도시한 도면.

도 10은 도 9에 도시한 위치 정보 생성 회로로의 위치 정보 설정 동작 타이밍을 도시한 도면.

도 11은 컨트롤러의 주요부의 구성을 개략적으로 도시한 도면.

도 12는 도 11에 도시한 컨트롤러의 초기화 시퀀스의 동작 흐름을 설명하는 도면.

도 13은 도 4에 도시한 입력 제어 회로의 변경예를 도시한 도면.

도 14는 도 1에 도시한 위치 정보 생성 회로의 다른 구성을 개략적으로 도시한 도면.

도 15는 도 1에 도시한 위치 정보 생성 회로의 다른 구성의 동작을 도시한 타이밍도.

도 16은 도 15에 도시한 동작을 실현하는 위치 정보 생성 회로의 구성의 일례를 도시한 도면.

도 17은 도 16에 도시한 위치 정보 생성 회로의 동작을 도시한 타이밍도.

도 18은 도 1에 도시한 위치 정보 생성 회로의 그 밖의 구성의 동작을 도시한 타이밍도.

도 19는 도 18에 도시한 동작 타이밍을 실현하는 위치 정보 생성 회로의 구성의 일례를 도시한 도면.

도 20은 도 19에 도시한 위치 정보 생성 회로의 동작을 도시한 타이밍도.

도 21은 도 1에 도시한 입력 제어 회로의 다른 구성을 도시한 도면.

도 22는 도 21에 도시한 입력 제어 회로의 동작을 도시한 타이밍도.

도 23은 도 21에 도시한 위치 정보를 생성하는 회로의 구성의 일례를 도시한 도면.

도 24는 도 21에 도시한 위치 정보를 생성하는 회로의 다른 구성을 개략적으로 도시한 도면.

도 25는 종래의 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면.

도 26은 도 25에 도시한 입출력 회로의 입력부의 구성을 개략적으로 도시한 도면.

도 27은 도 26에 도시한 입력 회로의 동작을 도시한 타이밍도.

도 28은 종래의 반도체 기억 장치를 이용한 처리 시스템의 구성의 일례를 도시한 도면.

도 29는 도 28에 도시한 처리 시스템의 동작을 도시한 타이밍도.

도 30은 종래의 반도체 기억 장치의 플라이트 타임의 문제점을 설명하기 위한 타이밍도.

도 31은 종래의 반도체 기억 장치의 문제점을 설명하기 위한 타이밍도.

도 32는 종래의 반도체 기억 장치에서의 데이터 스트로브 신호의 파형을 개략적으로 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리 어레이

2 : 열 선택 회로

3 : 기입 회로

4 : 커맨드 디코더

5 : 버스트 길이 카운터

6 : 기입 제어 회로

7 : 위치 정보 생성 회로

8 : 입력 제어 회로

9 : 입력 회로

CTL : 컨트롤러

MD0-MD3 : 메모리

11 : 레지스터

12 : EXNOR 회로

13 : 반전 지연 회로

14 : NAND 회로

50 : 마더 보드

51 : 보드 상의 접지선

52 : 보드 상의 전원선

55, 55a, 55b : 위치 정보 설정 단자

62, 72 : 래치 회로

30 : 모드 레지스터 회로

RGi, RGj : 레지스터 회로

80 : 가변 지연 회로

82 : 펄스 발생 회로

Claims

컨트롤러로부터의 제어 신호에 따라서 동작하는 반도체 기억 장치에 있어서,

상기 컨트롤러를 기준으로 하는 위치를 나타내는 위치 정보를 생성하는 위치 정보 생성 회로와,

상기 위치 정보 생성 회로로부터 생성된 위치 정보와 상기 컨트롤러로부터 공급되는 기입 지시 신호에 따라서, 상기 컨트롤러로부터 공급되는 데이터를 취득하는 타이밍을 조정하여 데이터 취득 지시 신호를 생성하는 데이터 취득 지시 신호 생성 회로와,

상기 데이터 취득 지시 신호에 따라서, 상기 컨트롤러로부터 공급되는 데이터에 대응하는 내부 데이터를 생성하는 기입 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 위치 정보 생성 회로는,

상기 컨트롤러로부터 공급되는 위치 정보를 취득하여 저장하는 레지스터 회로를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 반도체 기억 장치는, 클럭 신호에 동기하여 동작하고,

상기 위치 정보 생성 회로는, 상기 컨트롤러로부터 공급되는 소정의 신호와 상기 클럭 신호와의 위상 관계로부터 상기 위치 정보를 생성하는 회로를 포함하는 반도체 기억 장치.