JP2011003088A - データラッチ調整装置およびそれを用いたメモリアクセスシステム - Google Patents

Abstract

【課題】通常のメモリアクセス動作中に、ラッチタイミングの調整を可能にする。
【解決手段】ラッチタイミング調整装置（１０）は、ストローブ信号ＤＱＳを、それぞれ、第１から第３の可変遅延量で遅延させる第１から第３の可変遅延部（１４ａ，１４ｂ，１４ｃ）と、第１の可変遅延部（１４ａ）の出力を受けてデータ信号ＤＱをラッチする第１のデータラッチ部（１９ａ）と、第２の可変遅延部（１４ｂ）の出力を受けてデータ信号をラッチする第２のデータラッチ部（１９ｂ）と、第２の可変遅延部（１４ｃ）の出力を受けてデータ信号をラッチする第３のデータラッチ部（１９ｃ）と、第１および第２のデータラッチ部の出力の比較、および第２および第３のデータラッチ部の出力の比較を行う比較部（２３）と、比較部の比較結果に基づいて、第１および第３の可変遅延量を調整し、調整後の第１および第３の可変遅延量に基づいて、第２の可変遅延量を調整する遅延調整部（２４）と、を備えている。
【選択図】図１

Description

本発明はメモリアクセスシステムに関し、特に、データのラッチタイミングを調整する技術に関するものである。

近年のメモリシステムでは、大容量、高速データ処理化に伴ってＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）のように、クロック信号に同期したデータ入出力が可能なメモリデバイスが用いられることが多い。これらのメモリデバイスでは、データストローブ信号（ＤＱＳ）の立ち上がりおよび立ち下がりの両エッジに同期して、データ信号（ＤＱ）の入出力が行われる。

更に、一度に読み書きするデータの数を多くするために、入出力回路の動作を高速化して、データ転送速度を大きくしたDouble Date Rate（ＤＤＲ）方式を採用したメモリデバイスが主流となっている。ＤＤＲ方式では、低消費電力化の為、入出力回路を低電圧で駆動している。その結果、ストローブ信号に対するデータ信号の有効期間が短くなる傾向にある。また、製造プロセスばらつき、温度変化、電圧変化等に伴うデータ信号とストローブ信号のタイミング関係の変動を考慮した場合、安定したデータ入出力が困難になってきている。

上記問題の解決手段の一つとして、データ信号をストローブ信号でラッチするタイミングの調整を行うためにキャリブレーションが行われている。例えば、通常のメモリアクセス動作を行う前に、可変遅延部に複数の遅延量を設定して、これら複数の遅延量で遅延したストローブ信号でデータ信号をラッチする。そして、ラッチした値を比較した結果のうち、例えば中心値に対応するストローブ信号を、通常のメモリアクセス動作中の最適なストローブ信号とすることで、データのラッチタイミングを調整している（例えば、特許文献１参照）。

特開２００４−１８５６０８号公報

従来のデータラッチ調整装置は、通常のメモリアクセス動作を行う前にキャリブレーション動作を行うものである。したがって、通常のメモリアクセス動作中にデータ信号のラッチタイミングの変動が生じた場合には、いったん通常のメモリアクセス動作を停止して、キャリブレーション動作をやり直す必要がある。その結果、メモリアクセス動作の高速化が妨げられるという問題がある。

本発明は、かかる点に鑑みてなされたものであり、通常のメモリアクセス動作中に、ラッチタイミングの調整を可能にすることを課題とする。

上述した課題を解決するため、本発明では、次のような解決手段を講じた。すなわち、メモリから出力されるデータ信号のラッチタイミングを調整するラッチタイミング調整装置として、メモリから出力されるストローブ信号を、第１の可変遅延量で遅延させる第１の可変遅延部と、ストローブ信号を、第２の可変遅延量で遅延させる第２の可変遅延部と、ストローブ信号を、第３の可変遅延量で遅延させる第３の可変遅延部と、第１の可変遅延部の出力を受けて、データ信号をラッチする第１のデータラッチ部と、第２の可変遅延部の出力を受けて、データ信号をラッチする第２のデータラッチ部と、第３の可変遅延部の出力を受けて、データ信号をラッチする第３のデータラッチ部と、第１のデータラッチ部の出力と第２のデータラッチ部の出力との第１の比較、および第２のデータラッチ部の出力と第３のデータラッチ部の出力との第２の比較を行う比較部と、第１の比較の結果が不一致の場合に第１の可変遅延量の調整、および第２の比較の結果が不一致の場合に第３の可変遅延量の調整を行うとともに、当該調整後の第１および第３の可変遅延量に基づいて第２の可変遅延量の調整を行う遅延調整部と、を備えている。

これによると、メモリから出力されるデータ信号は、３つの異なる可変遅延量で遅延したストローブ信号でそれぞれラッチされ、第１の比較の結果が不一致の場合に第１の可変遅延量が調整され、第２の比較の結果が不一致の場合に第３の可変遅延量が調整され、さらに、第２の可変遅延量が調整される。これにより、各可変遅延量がフィードバック制御されて各データラッチ部の出力が一致するから、通常のメモリアクセス動作中に、データ信号をラッチするタイミングを調整することができる。

具体的には、遅延調整部は、第１の比較の結果が不一致の場合に第１の可変遅延量を増やす一方、第２の比較の結果が不一致の場合に第３の可変遅延量を減らすものとする。これによると、データ信号の有効期間が変動しても、第１の可変遅延量を増やして有効期間の開始位置に一致させる一方、第３の可変遅延量を減らして有効期間の終了位置に一致させることで有効期間の変動に対応することができる。

また、具体的には、遅延調整部は、第１および第３の可変遅延量の中間値を第２の可変遅延量とする。これによると、データ信号の有効期間が変動しても、有効期間内で正確にラッチすることができる。

あるいは、遅延調整部は、ＣＰＵ上で実行されるものであり、上記ラッチタイミング調整装置は、第１から第３の可変遅延量を保持する保持部を備え、第１から第３の可変遅延部は、それぞれ、保持部に保持された第１から第３の可変遅延量でストローブ信号を遅延させるものとする。これによると、遅延調整部の回路構成を省略することができるから、ラッチタイミング調整装置の回路規模を小型化することができる。

また、具体的には、第１から第３の可変遅延部は、直列接続することが好ましい。また、第１から第３のデータラッチ部は、それぞれ、第１から第３の可変遅延部の出力の立ち上がりおよび立ち下がりの両エッジのタイミングでデータ信号をラッチしても良い。

また、メモリアクセスシステムとして、上記ラッチタイミング調整装置と、ラッチタイミング調整装置における第１の可変遅延量と第３の可変遅延量との差分に基づいて、ラッチタイミング調整装置およびメモリに供給する電源電圧を制御する電源供給回路と、を備えたものとしても良い。好ましくは、上記メモリアクセスシステムは、メモリの温度を検出する温度検出回路を備え、電源供給回路は、温度検出回路の検出結果に基づいて電源電圧を制御するものとする。

これによると、電圧変化や温度変化があってもデータ信号のラッチタイミングを調整することができ、メモリアクセスのパフォーマンスを向上することができる。

本発明によると、通常のメモリアクセス動作中でも、データ信号のラッチタイミングを調整することができる。これにより、メモリアクセス動作が高速化し、パソコン等のパフォーマンスを向上することができる。

第１の実施形態に係るラッチタイミング調整装置の構成を示すブロック図である。 図１のラッチタイミング調整装置の動作フロー図である。 第１の実施形態の変形例に係るラッチタイミング調整装置の構成を示すブロック図である。 第２の実施形態に係るメモリアクセスシステムの構成を示すブロック図である。 図４のメモリアクセスシステムの動作フロー図である。 第２の実施形態の変形例に係るメモリアクセスシステムの構成を示すブロック図である。 図６のメモリアクセスシステムの動作フロー図である。

以下、本発明を実施するための形態について、図面を参照しながら説明する。

＜第１の実施形態＞
図１は、第１の実施形態に係るラッチタイミング調整装置１０の構成を示すブロック図である。ラッチタイミング調整装置１０は、データ信号線１２およびストローブ信号線１３を介してメモリ３０に接続され、メモリ３０から出力されるデータ信号ＤＱのラッチタイミングを調整するものである。

可変遅延部１４ａは、メモリ３０から出力されるストローブ信号ＤＱＳを受けて、設定された可変遅延量で遅延させる。可変遅延部１４ｂは、可変遅延部１４ａからの出力を設定された可変遅延量で遅延させる。可変遅延部１４ｃは、可変遅延部１４ｂからの出力を設定された可変遅延量で遅延させる。これら可変遅延部１４ａ，１４ｂ，１４ｃは、例えば、複数の遅延セルで構成することができる。

データラッチ部１９ａは、データ信号ＤＱを可変遅延部１４ａの出力の立ち上がりおよび立ち下がりの両エッジのタイミングラッチする。データラッチ部１９ｂは、データ信号ＤＱを可変遅延部１４ｂの出力の立ち上がりおよび立ち下がりの両エッジのタイミングでデータラッチ部１９ｃは、データ信号ＤＱを可変遅延部１４ｃの出力の立ち上がりおよび立ち下がりの両エッジのタイミングでラッチする。

なお、データラッチ部１９ｂは、ラッチタイミング調整装置１０の初期設定処理時に、可変遅延部１４ａ，１４ｂ，１４ｃの出力のうち選択部１７が選択した１つの出力を受けて、データ信号ＤＱをラッチする。

ＦＩＦＯ回路部２６は、データラッチ部１９ｂでラッチされたデータ信号ＤＱを順次格納する。ＦＩＦＯ回路部２６に格納されたデータ信号ＤＱは、ＣＰＵ２５に読み出されて処理される。

比較部２３は、データラッチ部１９ａ，１９ｂの出力の比較、およびデータラッチ部１９ｂ，１９ｃの出力の比較を行う。

遅延調整部２４は、データラッチ部１９ａ，１９ｂの出力の比較の結果およびデータラッチ部１９ｂ，１９ｃの出力の比較の結果が不一致の場合に、可変遅延部１４ａ，１４ｂ，１４ｃに設定する可変遅延量を調整する。具体的に、データラッチ部１９ａ，１９ｂの出力が不一致となる場合には、可変遅延部１４ａに設定する可変遅延量を増やす。一方、データラッチ部１９ｂ，１９ｃの出力が不一致となる場合には、可変遅延部１４ｃに設定する可変遅延量を減らす。そして、可変遅延部１４ａ，１４ｃに設定する可変遅延量の中間値を可変遅延部１４ｂに設定する可変遅延量とする。保持部２７は、３つの可変遅延量を保持する。

次に、本実施形態に係るラッチタイミング調整装置１０の動作について図１および図２を用いて説明する。図２は、ラッチタイミング調整装置１０の動作フロー図である。まず、例えば、電源投入直後のように、通常のメモリアクセス動作を行う前に、ＣＰＵ２５は、初期化処理として、キャリブレーションを行い、可変遅延部１４ａ，１４ｂ，１４ｃに設定する可変遅延量を決定する（ステップＳ１）。

具体的に、ＣＰＵ２５は、あらかじめ初期値としての可変遅延量を可変遅延部１４ａ，１４ｂ，１４ｃに割り振る。そして、選択部１７は、ＣＰＵ２５からの指示を受けて、可変遅延部１４ａの出力を選択する。可変遅延部１４ａは、設定された可変遅延量でストローブ信号ＤＱＳを遅延させる。そして、データラッチ部１９ｂは、選択部１７を介して可変遅延部１４ａの出力を受けて、データ信号ＤＱをラッチする。

同様に、ＣＰＵ２５からの指示により、選択部１７は、可変遅延部１４ｂ，１４ｃの出力を順次選択する。データラッチ部１９ｂは、選択部１７を介して可変遅延部１４ｂ，１４ｃの出力を受けて、順次データ信号ＤＱをラッチする。

その後、ＣＰＵ２５は、データラッチ部１９ｂにラッチされた３つのデータ信号ＤＱの期待値から、その有効期間を測定する。そして、有効期間の開始位置に可変遅延部１４ａからの出力のエッジが対応するように、可変遅延部１４ａに設定する可変遅延量を決定する。また、有効期間の終了位置に可変遅延部１４ｃからの出力のエッジが対応するように、可変遅延部１４ｃに設定する可変遅延量を決定する。さらに、可変遅延部１４ａ，１４ｃに設定する可変遅延量の中間値を、可変遅延部１４ｂに設定する可変遅延量とする。また、保持部２７は、３つの可変遅延量を保持する。

そして、ラッチタイミング調整装置１０は、通常のメモリアクセス動作（ステップＳ２）を行う。

次に、通常のメモリアクセス動作中におけるラッチタイミングの調整動作について説明する。データラッチ部１９ａ，１９ｂ，１９ｃは、それぞれ、可変遅延部１４ａ，１４ｂ，１４ｃの出力でデータ信号ＤＱをラッチする。比較部２３は、データラッチ部１９ａ，１９ｂからの出力を比較する（ステップＳ３）。この比較結果が不一致となった場合（ステップＳ３のＹＥＳ肢）に、遅延調整部２４は、可変遅延部１４ａに設定する可変遅延量を増やして、例えば１遅延セル分だけ可変遅延量を遅らせる（ステップＳ４）。

さらに、比較部２３は、データラッチ部１９ｂ，１９ｃからの出力を比較する（ステップＳ５）。この比較結果が不一致となった場合（ステップＳ５のＹＥＳ肢）に、遅延調整部２４は、可変遅延部１４ｃに設定する可変遅延量を減らして、例えば１遅延セル分だけ可変遅延量を進める（ステップＳ６）。

調整後の２つの可変遅延量が決定すると、遅延調整部２４は、可変遅延部１４ｂに設定する可変遅延量を、可変遅延部１４ａ，１４ｃに設定する可変遅延量の中間値として算出する（ステップＳ７）。

その後、遅延調整部２４は、メモリ３０が通常のメモリアクセス動作に影響しないリフレッシュ動作をしている否かを判定する（ステップＳ８）。その結果、リフレッシュ動作をしている場合（ステップＳ８のＹＥＳ肢）には、調整後の３つの可変遅延量を、それぞれ、保持部２７に格納するとともに、可変遅延部１４ａ，１４ｂ，１４ｃに設定して更新する（ステップＳ９）。そして、通常のメモリアクセス動作をしている間ステップＳ２からＳ９を繰り返し、通常のメモリアクセス動作が終了するとラッチタイミングの調整動作を終了する。

なお、可変遅延部１４ａ，１４ｂ，１４ｃは、並列接続されていても良い。また、ステップＳ５を、ステップＳ３よりも先に行い、ステップＳ６をステップＳ４よりも先に行うようにしても良い。さらに、ステップＳ３とステップＳ５とを同時に行い、ステップＳ４とステップＳ６とを同時に行うようにしても良い。

以上、本実施形態によると、通常のメモリアクセス動作中でも、データ信号ＤＱを有効期間内でラッチするタイミングを調整することができる。これにより、データ信号ＤＱを正確にラッチすることができる。

−第１の実施形態の変形例−
図３は、第１の実施形態の変形例に係るラッチタイミング調整装置１０Ａの構成を示すブロック図である。ラッチタイミング調整装置１０Ａは、比較部２３とＣＰＵ２５とが接続されており、第１の実施形態に係るラッチタイミング調整装置１０の遅延調整部２４における処理をＣＰＵ２５上で実行させるようにしたものである。

ＣＰＵ２５は、通常のメモリアクセス動作中に、比較部２３の比較結果に基づいて、３つの可変遅延量を調整する。保持部２７は、調整後の３つ可変遅延量を保持する。可変遅延部１４ａ，１４ｂ，１４ｃは、保持部２７に保持された可変遅延量で、それぞれ、ストローブ信号ＤＱＳを遅延させる。

以上、本変形例によると、遅延調整部２４の回路構成を省略することができるから、ラッチタイミング調整装置１０Ａの回路規模の小型化を図ることができる。

＜第２の実施形態＞
図４は、第２の実施形態に係るメモリアクセスシステム４０の構成を示すブロック図である。以下、第１の実施形態との相違点についてのみ説明する。

電源供給回路３３は、ＣＰＵ２５から指示された電圧を、ラッチタイミング調整装置１０およびメモリ３０に供給する。

次に、本実施形態に係るメモリアクセスシステム４０の動作について図４および図５を用いて説明する。図５は、メモリアクセスシステム４０の動作フロー図である。

通常のメモリアクセス動作中に、ＣＰＵ２５は、ラッチタイミング調整装置１０およびメモリ３０における電源電圧に変化があるか否かを判定する（ステップＳ１０）。そして、電源電圧の変化があった場合（ステップＳ１０のＹＥＳ肢）には、電源供給回路３３は、ラッチタイミング調整装置１０およびメモリ３０に供給する電源電圧を変更する（ステップＳ１１）。

具体的に、ＣＰＵ２５は、電源電圧の降下を検出したときに、可変遅延部１４ａ，１４ｃの可変遅延量の差分が所定値よりも小さくなっていると、電源電圧を増加させるための電圧信号を出力する。そして、電源供給回路３３は、電圧信号を受けると、ラッチタイミング調整装置１０およびメモリ３０に供給する電源電圧を増加させる。

一方、ＣＰＵ２５は、電源電圧の上昇を検出したときに、可変遅延部１４ａ，１４ｃの可変遅延量の差分が所定値よりも大きくなっていると、電源電圧を減少させるための電圧信号を出力する。そして、電源供給回路３３は、電圧信号を受けると、ラッチタイミング調整装置１０およびメモリ３０に供給する電源電圧を減少させる。

以上、本実施形態によると、通常のメモリアクセス動作中に、電源電圧の変化によってデータ信号ＤＱの有効期間が変動しても、その変動に対応してラッチタイミングを調整することができる。

−第２の実施形態の変形例−
図６は、第２の実施形態の変形例に係るメモリアクセスシステム４０Ａの構成を示すブロック図である。ラッチタイミング調整装置１０Ｂは、温度検出回路３７を備えている。温度検出回路３７は、メモリ３０から温度を示す信号を受けて温度検出信号を出力する。

次に、メモリアクセスシステム４０Ａの動作について図６および図７を用いて説明する。図７は、メモリアクセスシステム４０Ａの動作フロー図である。なお、実施形態２とステップＳ９までは同様であるため説明を省略する。

通常のメモリアクセス動作中に、温度検出回路３７は、メモリ３０の温度に変化があるか否かを検出する（ステップＳ１２）。そして、メモリ３０の温度変化があった場合（ステップＳ１３のＹＥＳ肢）には、電源供給回路３３は、ラッチタイミング調整装置１０およびメモリ３０に供給する電源電圧を制御する電圧供給制御を行う（ステップＳ１３）。

具体的に、温度検出回路３７は、メモリ３０の温度が所定の温度よりも高くなったことを検出すると、高温を示す温度検出信号を出力する。そうすると、ＣＰＵ２５は、電源電圧を減少させるための電圧信号を出力する。電源供給回路３３は、電圧信号を受けると、ラッチタイミング調整装置１０Ｂおよびメモリ３０に供給する電源電圧を減少させる。

また、温度検出回路３７は、メモリ３０の温度が所定の温度に戻ったことを検出すると、通常の温度を示す温度検出信号を出力する。そうすると、ＣＰＵ２５は、電源電圧を元に戻すための電圧信号を出力する。電源供給回路３３は、電圧信号を受けると、ラッチタイミング調整装置１０およびメモリ３０に供給する電源電圧を元に戻す。

なお、本変形例では、温度変化に加え、データ信号ＤＱの有効期間を考慮して、電源電圧を制御するようにしても良い。

以上、本変形例によると、通常のメモリアクセス動作中に、温度変化があっても、データ信号ＤＱのラッチタイミングを調整することができる。

本発明に係るラッチタイミング調整装置は、通常のメモリアクセス動作中であっても、データ信号のラッチタイミングを調整することができるため、より高速なパフォーマンスが求められるパソコン等に有用である。

１０，１０Ａ，１０Ｂ ラッチタイミング調整装置
１２ データ信号線
１３ ストローブ信号線
１４ａ 可変遅延部（第１の可変遅延部）
１４ｂ 可変遅延部（第２の可変遅延部）
１４ｃ 可変遅延部（第３の可変遅延部）
１９ａ データラッチ部（第１のデータラッチ部）
１９ｂ データラッチ部（第２のデータラッチ部）
１９ｃ データラッチ部（第３のデータラッチ部）
２３ 比較部
２４ 遅延調整部
２５ ＣＰＵ
２７ 保持部
３０ メモリ
３３ 電源供給回路
３７ 温度検出回路
４０，４０Ａ メモリアクセスシステム
ＤＱ データ信号
ＤＱＳ ストローブ信号

Claims (9)

1. メモリから出力されるデータ信号のラッチタイミングを調整するラッチタイミング調整装置であって、
   前記メモリから出力されるストローブ信号を、第１の可変遅延量で遅延させる第１の可変遅延部と、
   前記ストローブ信号を、第２の可変遅延量で遅延させる第２の可変遅延部と、
   前記ストローブ信号を、第３の可変遅延量で遅延させる第３の可変遅延部と、
   前記第１の可変遅延部の出力を受けて、前記データ信号をラッチする第１のデータラッチ部と、
   前記第２の可変遅延部の出力を受けて、前記データ信号をラッチする第２のデータラッチ部と、
   前記第３の可変遅延部の出力を受けて、前記データ信号をラッチする第３のデータラッチ部と、
   前記第１のデータラッチ部の出力と前記第２のデータラッチ部の出力との第１の比較、および前記第２のデータラッチ部の出力と前記第３のデータラッチ部の出力との第２の比較を行う比較部と、
   前記第１の比較の結果が不一致の場合に前記第１の可変遅延量の調整、および前記第２の比較の結果が不一致の場合に前記第３の可変遅延量の調整を行うとともに、当該調整後の第１および第３の可変遅延量に基づいて前記第２の可変遅延量の調整を行う遅延調整部と、を備えている
   ことを特徴とするラッチタイミング調整装置。
2. 請求項１のラッチタイミング調整装置において、
   前記遅延調整部は、
   前記第１の比較の結果が不一致の場合に前記第１の可変遅延量を増やす一方、前記第２の比較の結果が不一致の場合に前記第３の可変遅延量を減らす
   ことを特徴とするラッチタイミング調整装置。
3. 請求項１および２のうち何れか１つのラッチタイミング調整装置において、
   前記遅延調整部は、前記第１および第３の可変遅延量の中間値を前記第２の可変遅延量とする
   ことを特徴とするラッチタイミング調整装置。
4. 請求項１のラッチタイミング調整装置において、
   前記遅延調整部は、ＣＰＵ上で実行されるものであり、
   当該ラッチタイミング調整装置は、前記第１から第３の可変遅延量を保持する保持部を備え、
   前記第１から第３の可変遅延部は、それぞれ、前記保持部に保持された第１から第３の可変遅延量で前記ストローブ信号を遅延させる
   ことを特徴とするラッチタイミング調整装置。
5. 請求項１のラッチタイミング調整装置において、
   前記第１から第３の可変遅延部は、直列接続されている
   ことを特徴とするラッチタイミング調整装置。
6. 請求項１のラッチタイミング調整装置において、
   前記データ信号が伝送されるデータ信号線および前記ストローブ信号が伝送されるストローブ信号線を介して前記メモリに接続される
   ことを特徴とするラッチタイミング調整装置。
7. 請求項１のラッチタイミング調整装置において、
   前記第１から第３のデータラッチ部は、それぞれ、前記第１から第３の可変遅延部の出力の立ち上がりおよび立ち下がりの両エッジのタイミングで前記データ信号をラッチする
   ことを特徴とするラッチタイミング調整装置。
8. 請求項１乃至７のうち何れか１つのラッチタイミング調整装置と、
   前記ラッチタイミング調整装置における前記第１の可変遅延量と前記第３の可変遅延量との差分に基づいて、前記ラッチタイミング調整装置およびメモリに供給する電源電圧を制御する電源供給回路と、を備えている
   ことを特徴とするメモリアクセスシステム。
9. 請求項８のメモリアクセスシステムにおいて、
   前記メモリの温度を検出する温度検出回路を備え、
   前記電源供給回路は、前記温度検出回路の検出結果に基づいて前記電源電圧を制御する
   ことを特徴とするメモリアクセスシステム。

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