JP2013058209A - ダイナミックデータストローブ検出 - Google Patents

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Abstract

【課題】データストローブ信号がデータの捕獲について有効であるときを決定するための技術を提供する。
【解決手段】一実施形態において、データストローブ信号に基づきメモリからデータを捕獲するための初期時間値を決定するように構成されたメモリインターフェイス回路を備えた装置が開示される。ある実施形態では、メモリインターフェイス回路は、メモリから既知の値を読み取ることによりこの初期時間値を決定する。一実施形態では、メモリインターフェイス回路は、更に、データを捕獲するための調整された時間値を決定するように構成され、ここで、メモリインターフェイス回路は、初期時間値を使用してデータストローブ信号をサンプリングすることによりその調整された時間値を決定するように構成される。
【選択図】図２

Description

本発明は、一般的に、プロセッサに関し、より詳細には、プロセッサをメモリとインターフェイスすることに関する。
プロセッサとメモリとの間でデータが送信されるとき、バスの電圧が実際のデータ値に対応するときを指示し、そしてバスからのデータ値の捕獲を整合するために、データストローブ信号（時々ＤＱＳとも称される）がデータ信号と共に与えられる。書き込み動作においては、プロセッサのメモリコントローラインターフェイスが、メモリに書き込まれるデータに対してデータストローブ信号を発生するという役割を果たす。読み取り動作においては、メモリが、読み取られるデータに対してデータストローブ信号を発生する。
データストローブ信号は、典型的に、同じ両方向性バスラインを経て送信される。従って、ＤＱＳ信号ラインは、読み取り動作の実行と書き込み動作の実行との間で浮動する（即ち、３状態で動作する）ことが許される。データストローブ信号が有効になる前に受信者がデータの捕獲を試みた場合には、信号ラインの３状態値がデータの誤った捕獲を引き起こすことがある。更に、ＤＱＳ信号の初期サイクルの後に受信者がデータの捕獲をスタートする場合には、全てのデータが捕獲されるのではない。
本開示は、データストローブ信号がデータの捕獲について有効であるときを決定するための技術について述べる。
一実施形態において、メモリとの書き込み動作及び読み取り動作の実行を容易にするように構成されたメモリインターフェイス回路（例えば、メモリＰＨＹ）を備えたプロセッサが開示される。読み取り動作の間に、メモリインターフェイス回路は、メモリにより与えられるデータストローブ信号に基づいてデータのビットをラッチすることによりメモリバスから受け取られるデータを捕獲する。無効データを捕獲する機会を減少するために、メモリインターフェイス回路は、一実施形態では、既知の値に対しメモリへ読み取り要求を送信する校正を遂行する（例えば、プロセッサ及びメモリの初期化中に、メモリのための自動リフレッシュモードを出た後、等に）。次いで、ビットの捕獲を開始し、それらを記憶されたコピー値と比較して、バス上のデータが有効となってデータストローブ信号も有効であることを指示するときを決定する。一実施形態において、メモリインターフェイス回路は、データストローブ信号が有効になったときを決定できるまでに複数の読み取り動作を遂行するように構成される（例えば、読み取り要求を送信した３．５クロックサイクル後）。別の実施形態では、メモリインターフェイス回路は、単一の読み取り要求を送信し、そしてストローブ信号のレートより高いレートでデータのビットを捕獲して（例えば、ＤＱＳの１／４サイクルごとに）、信号が有効になったときを決定する。
ある実施形態では、メモリインターフェイス回路は、データストローブ信号をサンプルして、データストローブ信号が有効であるときを決定する更に別の校正も遂行するように構成される。次いで、メモリインターフェイス回路は、この決定に基づきデータのビットをラッチするときを調整する。一実施形態では、メモリインターフェイス回路は、メモリから既知の値を読み取ることで決定された初期時間値に基づいてデータストローブ信号をサンプリングすべきときを決定するように構成される。ある実施形態では、メモリインターフェイス回路は、データストローブ信号を周期的に再サンプリングし、プロセス、電圧及び温度（ＰＶＴ）の変化によるストローブ信号変動のタイミングとしてマイナー調整を行う。
２つの読み取り動作のタイミング特性を示す一対のタイミング図である。 １つ以上のメモリモジュールに結合された集積回路の一実施形態を示すブロック図である。 メモリモジュールに結合されたメモリＰＨＹの一実施形態を示すブロック図である。 メモリＰＨＹにおける校正ユニットの一実施形態を示すブロック図である。 メモリＰＨＹにおけるデータバッファの実施形態を示すブロック図である。 メモリＰＨＹにおけるデータバッファの実施形態を示すブロック図である。 データストローブ信号が有効であるときを決定するための方法の一実施形態を示すフローチャートである。 データストローブ信号が有効であるときを決定するための方法の別の実施形態を示すフローチャートである。 規範的なシステムのブロック図である。
本明細書は、「１つの実施形態」又は「一実施形態」への言及を含む。「１つの実施形態において」又は「一実施形態において」という句が現れたときには、必ずしも同じ実施形態を指していない。本開示と矛盾しない適当な仕方で特定の特徴、構造又は特性を組み合わせることができる。
用語：次の段落は、本開示（請求の範囲を含む）に見られる用語の定義及び／又は状況を述べる。
「備える(comprising)」：この用語は、制限のないものである。特許請求の範囲に使用されるとき、この用語は、付加的な構造又は段階を排除するものではない。「・・・１つ以上のプロセッサユニットを備えた装置」と表現される請求項について考える。このような請求項は、装置が付加的なコンポーネント（例えば、ネットワークインターフェイスユニット、グラフィック回路、等）を含むことを排除するものではない。
「構成される(configured to)」：種々のユニット、回路又は他のコンポーネントは、１つ又は複数のタスクを遂行するように「構成される」と述べられ又は請求される。このような状況において、「構成される」は、ユニット／回路／コンポーネントが動作中にそれらのタスクを遂行する構造（例えば、回路）を含むことを指示することによって構造を暗示するのに使用される。従って、ユニット／回路／コンポーネントは、指定のユニット／回路／コンポーネントが現在動作していない（例えば、オンではない）ときでもタスクを遂行するように構成されると言うことができる。「構成される」という語と共に使用されるユニット／回路／コンポーネントは、ハードウェア、例えば、回路、動作を具現化するように実行できるプログラムインストラクションを記憶するメモリ、等を含む。ユニット／回路／コンポーネントが１つ以上のタスクを遂行するように「構成される」ことを表現することは、そのユニット／回路／コンポーネントに対して３５Ｕ.Ｓ.Ｃ.§１１２、第６節を引用しないことが明確に意図される。更に、「構成される」は、係争中のタスクを遂行できる仕方で動作するようにソフトウェア及び／又はファームウェア（例えば、ＦＰＧＡ又はソフトウェアを実行する汎用プロセッサ）により操作される一般的構造（例えば、一般的回路）を含むことができる。又、「構成される」は、１つ以上のタスクを実施又は遂行する装置（例えば、集積回路）を製造するように製造プロセス（例えば、半導体製造設備）を適応させることも含む。
「第１(first)」、「第２(second)」、等：ここに使用するこれらの語は、名詞に先行する表示として使用されるもので、順序付けの形式（例えば、空間的、時間的、論理的、等）を意味していない。例えば、８つの処理要素又はコアを有するプロセッサでは、「第１」及び「第２」の処理要素という語は、８つの処理要素のうちの任意の２つを指すのに使用される。換言すれば、「第１」及び「第２」の処理要素は、論理的な処理要素０及び１に限定されない。
「基づく(based on)」：ここで使用するこの語は、決定に影響する１つ以上のファクタを説明するのに使用される。この語は、決定に影響する付加的なファクタを排除するものではない。即ち、決定は、これらのファクタのみに基づいてもよいし、又はこれらのファクタに少なくとも一部分基づいてもよい。「Ｂに基づいてＡを決定する」という句について考える。Ｂは、Ａの決定に影響するファクタであるが、このような句は、Ｃにも基づいてＡを決定することを排除するものではない。他の例では、Ａは、Ｂのみに基づいて決定されてもよい。
「データストローブ信号(data strobe signal)」：この語は、この技術において通常の受け容れられた意味を有し、有効なデータが送信されることを指示するために１つ以上のデータ信号に関連して駆動される信号を含む。ストローブ信号は、典型的に、データ信号と同様の位相及び周波数を有し、データ信号からデータを捕獲するのに使用される。
図１を参照すれば、２つの読み取り動作に対して考えられるタイミング特性を示す一対のタイミング図１１０Ａ及び１１０Ｂが描かれている。図示したように、各図１１０は、クロック信号ＣＫ（差動信号対ＣＫ＿ｔ及びＣＫ＿ｃで表された）と、コマンド信号［ＣＭＤ］と、データストローブ信号ＤＱＳ（差動信号対ＤＱＳ＿ｃ及びＤＱＳ＿ｔで表された）と、データ信号ＤＱとを含む。クロック信号ＣＫは、集積回路とメモリとの間の種々の動作のタイミングを整合するのに使用される。コマンド信号［ＣＭＤ］は、種々の動作（例えば、読み取りのための行及び列アドレスストローブ、等）をメモリに行わせるためにメモリ物理的インターフェイス回路（ＰＨＹ）によって発生される。データストローブ信号ＤＱＳは、データ信号ＤＱが有効なデータ（ビットＤ1、Ｄ2、Ｄ3、等として示す）を有するときに振動する信号である。
両読み取り動作において、メモリＰＨＹは、時間Ｔ０にＣＭＤ信号を経てメモリへ読み取りコマンドを送信することで開始する。次いで、メモリは、次の１つ以上のクロックサイクル中にデータを検索し、そして要求されたデータをメモリＰＨＹへ返送する。メモリがデータの供給を開始すると、メモリは、ＤＱＳを低へ駆動し、次いで、バスにわたってビットが駆動されるときにＤＱＳを振動させる。図１１０Ａでは、メモリは、Ｔ２の後にＤＱＳを低へ駆動し、そしてＴ３の後にＤＱＳの振動を開始する。図１１０Ｂでは、メモリは、Ｔ３の後にＤＱＳを低へ駆動し、そしてＴ４の後に振動を開始する。ＤＱＳが振動するときに、メモリＰＨＹは、一実施形態において、下降縁１０４でスタートするＤＱＳの下降縁でＤＱのビットをラッチする。
このような実施形態において全てのデータを正しく捕獲するために、メモリＰＨＹは、ＤＱＳの第１の完全な下降（即ち、浮動値から論理的０への下降１０２ではなく、論理的１から論理的０への下降１０４）の間にデータのラッチを開始しなければならない。この下降時又はその前に（例えば、１０２Ａ又はその前に）データの第１ビットがラッチされた場合には、ＤＱＳの浮動状態で無効ビットがラッチされることがある。１０４Ａの後に第１ビットがラッチされた場合には、最初のビットＤ1が捕獲されない。種々の実施形態において、メモリＰＨＹは、ＤＱＳが有効になるまで、例えば、下降１０２の後の時間まで、ＤＱＳをゲートする（例えば、それが捕獲ＤＱラッチを駆動するのを防止する）ことによりデータが捕獲されるときをコントロールすることができる。従って、図１１０Ａでは、メモリＰＨＹは、データの全てのビットを正しく捕獲するために、期間１２０Ａ内にＤＱＳをアンゲート（即ち、それを捕獲ラッチへ供給）しなければならない。
種々のメモリ規格は、データが正しく捕獲されるよう保証するために読み取りコマンドが発行された後にＤＱＳが有効となるときについて遅延期間を指定する。この遅延期間の一例が、図１１０Ａ及び１１０Ｂに、Ｔ０における読み取りコマンドのスタートから３つのＣＫサイクル遅延として示されている。両図１１０Ａ及び１１０Ｂにおいて、ＤＱＳは、この３サイクル期間の後に有効となるが（この遅延の終了とＤＱＳ振動の開始との間の時間をｔDQSCKと称することに注意されたい）、この期間を定義することは、ＤＱＳがＴ３において浮動している図１１０Ｂに示すようにこの期間の終了にＤＱＳが有効になることを保証するものではない。例えば、図１１０Ａにおいて、メモリＰＨＹがＴ３にＤＱＳをアンゲートする場合には、ＤＱＳが浮動せず、メモリＰＨＹは、データを正しく捕獲しない。しかしながら、図１１０Ｂにおいて、ＤＱＳは、Ｔ３の後の期間１３０中に浮動する。ＤＱＳが期間１３０中にメモリＰＨＹにおける捕獲ラッチを駆動することが許される場合には、無効データが捕獲されることがある。しかしながら、ＤＱＳが期間１２０Ｂ中にアンゲートされる場合には、データが正しく捕獲されねばならない。
以下に述べるように、種々の実施形態では、集積回路は、種々の技術を使用し、データを捕獲するためにデータストローブ信号を使用していつ開始すべきか決定することができる。例えば、このような回路は、種々の技術を使用して、両期間１２０Ａ及び１２０Ｂ内の時間値を決定し、そしてその時間値に基づいてデータの捕獲を開始することができる。
図２を参照すれば、システム１０のブロック図が示されている。ここに示す実施形態では、システム１０は、外部メモリモジュール２４０Ａ−２４０Ｂに結合された集積回路（ＩＣ）２００を備えている。集積回路２００は、１つ以上の処理コア２１０Ａ−２１０Ｂ、メモリコントローラ２２０、及び１つ以上のメモリ物理的インターフェイス回路（ＰＨＹ）２３０Ａ−２３０Ｂを備えている。メモリコントローラ２２０は、各相互接続部２１２Ａ及び２１２Ｂを経てコア２１０Ａ及び２１０Ｂに結合されると共に、各相互接続部２２２Ａ及び２２２Ｂを経てメモリＰＨＹ２３０に結合される。メモリＰＨＹは、各相互接続部２３２Ａ及び２３２Ｂを経てメモリモジュール２４０Ａ及び２４０Ｂに結合される。
コア２１０は、一実施形態において、データの読み取り及び書き込み要求を発生するように構成される。コア２１０は、インストラクションセットアーキテクチャーを実施し、そしてそのインストラクションセットアーキテクチャーに定義されたインストラクションを実行するように構成される。コア２１０は、スカラー、スーパースカラー、パイプライン、スーパーパイプライン、無秩序、秩序、推論的、非推論的、等、又はその組み合わせを含めて、任意のマイクロアーキテクチャーを使用する。コア２１０は、回路を含み、そして任意であるが、マイクロコード化技術を実施する。コア２１０は、１つ以上のキャッシュレベルを含む。１つ以上のコア２１０が、フレームバッファへ表示されるべきオブジェクトをレンダリングするよう構成されたグラフィックコントローラを実施してもよい。
メモリコントローラ２２０は、一実施形態では、コア２１０によって発生された要求を処理し、そしてそれに対応するコマンドをメモリモジュール２４０へ発生して、種々のメモリ動作を遂行するように構成される。又、メモリコントローラ２２０は、（図８に関連して述べるもののような）種々の周辺装置、ネットワーク装置、記憶装置、Ｉ／Ｏ装置、等の他のソースからの要求も処理する。メモリコントローラ２２０は、変換構造、ページウォークユニット、等のバーチャルメモリを実施するための種々の構造を含む。一実施形態では、メモリコントローラ２２０は、モジュール２４０にリフレッシュコマンドを発生することによりメモリモジュール２４０のリフレッシュを容易にするように構成される。
メモリＰＨＹ２３０は、一実施形態において、ＩＣ２００とメモリモジュール２４０との低レベル物理的インターフェイスを取り扱ってデータの交換を容易にするように構成される。例えば、メモリＰＨＹ２３０は、信号のタイミング、同期ＤＲＡＭメモリへの適切なクロッキング、等の役割を果たす。メモリＰＨＹ２３０は、集積回路２００内に供給されるクロックにロックし、そしてメモリモジュール２４０により使用される対応クロック（例えば、上述したクロック信号ＣＫ）を発生するように構成される。メモリＰＨＹ２３０は、メモリコントローラ２２０からメモリモジュール２４０へコマンドを中継するように構成される。又、メモリＰＨＹ２３０は、メモリコントローラ２２０からコマンドを受け取り、そしてメモリモジュール２４０へ１つ以上の対応信号（例えば、ＣＭＤ、ＤＱＳ、ＤＱ、等）を発生するようにも構成される。
メモリモジュール２４０は、ダイナミックランダムアクセスメモリ装置（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、倍データレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３、等）ＳＤＲＡＭ（ｍＤＤＲ３、等のＳＤＲＡＭの移動バージョン、及び／又はＬＰＤＤＲ２、ＬＰＤＤＲ３、等のＳＤＲＡＭの低電力バージョンを含む）、ＲＡＭＢＵＳ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、等の任意の形式のメモリである。１つ以上のメモリ装置が回路板に結合されて、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）、等のメモリモジュールを形成する。或いは又、装置が集積回路２００と共にチップオンチップ構成、パッケージオンパッケージ構成、又はマルチチップモジュール構成でマウントされてもよい。
種々の実施形態において、メモリＰＨＹ２３０は、データストローブ信号ＤＱＳに基づいてメモリモジュール２４０から受け取られたデータＤＱを捕獲するように構成される。ＤＱＳが有効であるときにデータが捕獲されるよう保証するために、メモリＰＨＹ２３０は、一実施形態では、メモリモジュール２４０へ対応コマンドを送信した後にＤＱＳが有効となったときを決定する校正プロセスを遂行するように構成される。以下に述べるように、一実施形態において、この校正プロセスは、メモリから既知の値を読み取り、そしてその時点でＤＱＳが有効であることを指示する値を正しく捕獲できるときを決定することを含む。ある実施形態では、この校正プロセスは、更に、ＤＱＳを周期的にサンプリングして、ＤＱＳのタイミングをより正確に決定しそしてその後のタイミング変化を検出することを含む。
図３を参照すれば、メモリモジュール２４０に結合されたメモリＰＨＹ２３０の一実施形態が描かれている。ここに示す実施形態では、メモリＰＨＹ２３０は、マスター遅延ロックループ（ＤＬＬ）３０４、１つ以上のデータバッファ３１０Ａ及び３１０Ｂ、遅延ユニット３２０、ゲート３３０、及び校正ユニット３４０を備えている。又、メモリモジュール２４０は、テスト値記憶装置３５０も備えている。
マスターＤＬＬ３０４は、一実施形態では、受信したマスタークロック信号３０２を、ＰＨＹ２３０の種々のユニットに供給して、種々の動作の遂行を整合するように構成される。一実施形態において、マスターＤＬＬ３０４は、更に、信号３０２に基づきメモリモジュール２４０のためのクロック信号ＣＫを発生するように構成される。ある実施形態では、信号ＣＫは、メモリモジュール２４０が倍データレート（ＤＤＲ）メモリである場合には、信号３０２の２倍のレートを有する。
データバッファ３１０は、一実施形態では、メモリモジュール２４０から受け取ったデータＤＱを、メモリコントローラ２２０に与えることができるまで、捕獲してバッファするように構成される。種々の実施形態では、データバッファ３１０は、データストローブ信号ＤＱＳに基づき（例えば、ＤＱＳの各下降（又は上昇）縁の際に）データＤＱのビットをラッチするように構成される。以下に述べるように、校正ユニット３４０は、一実施形態では、バッファ３１０からのビットを捕獲して、ＤＱＳのタイミング特性を決定する。データバッファ３１０は、図５Ａ及び５Ｂに関連して以下に詳細に説明する。
遅延ユニット３２０は、一実施形態では、ゲート３３０を動作することによってデータバッファ３１０がＤＱＳを受信するときをコントロールするように構成される。ここに示す実施形態では、遅延ユニットニット３２０は、コマンドＣＭＤがメモリモジュール２４０へ送信されて以来適当な遅延３２２（例えば、クロック信号３０２の３．５サイクル）が経過した後にゲート３３０をオープンするべく捕獲スタート信号３２４をアサートするように構成される。一実施形態では、遅延ユニット３２０は、遅延ロックループを使用して実施される。種々の実施形態では、捕獲スタート信号３２４のアサーションは、ＤＱＳの到着に基づいて（即ち、ＤＱＳが有効になったとき）タイミング合わせされる。例えば、上述した図１１０Ａ及び１１０Ｂにおいて、遅延ユニット３２０は、期間１２０Ａ及び１２０Ｂのオーバーラップ中にゲート３３０をオープンして、ＤＱＳがバッファ３１０を駆動するようにさせて、データを捕獲するように構成される。上述したように、ＤＱＳの第１の下降縁の後に捕獲スタート３２４がアサートされた場合には、バッファ３１０が、全てのＤＱビットを正確に捕獲しないことがある。同様に、ＤＱＳが浮動であるとき捕獲スタート３２４がアサートされた場合には、バッファ３１０が、偽のＤＱＳ縁で無効データを捕獲することがある。
校正ユニット３４０は、一実施形態において、ＤＱＳがおそらく有効になるときを決定し、そして遅延ユニット３２０が適当な期間中に捕獲スタート３３０をアサートするように遅延値３２２の遅延調整３４２を行うよう構成される。種々の実施形態において、校正ユニット３４０は、メモリモジュール２４０からテスト値を読み取りそしてバッファ３１０がビットを捕獲するときにそれらを分析することにより、遅延ユニット３２０のための遅延値３２２を決定する。校正ユニット３４０は、捕獲したビットストリームにおいて捕獲したテスト値３５２を確認すると、この期間中にＤＱＳが有効であることを決定することができる。校正ユニット３４０は、それに応じて遅延ユニット３２０の遅延値３２２を調整する。ある実施形態では、校正ユニット３４０は、複数の読み取り動作から捕獲したデータを分析することにより遅延値３２２を決定し、各読み取り動作のためのデータは、各々異なる遅延値３２２を使用して捕獲される。校正ユニット３４０は、テスト値の正しい捕獲を生じる遅延値３２２を決定するまで異なる遅延値３２２をテストし続ける。他の実施形態では、校正ユニット３４０は、単一の読み取り動作のみからデータを分析してもよく、この場合、データは、ＤＱＳより高いレートで（例えば、ＤＱＳの１／４サイクルごとに）捕獲され、データが正しく且つＤＱＳが有効になったときを決定する。ある実施形態では、遅延値３２２を決定するのに使用されるテスト値は、最初に、メモリに書き込まれ、そしてその後に読み取られる。他の実施形態では、テスト値は、メモリモジュール２４０の専用部分に記憶され、例えば、永久的にハードコード化される。
テスト値記憶装置３５０は、一実施形態において、アクセス可能なテスト値を専用に記憶するモジュール２４０の一部分である。ある実施形態では、記憶装置３５０は、既知のテスト値を返送するアクセス可能なレジスタを含む。例えば、メモリモジュール２４０がＬＰＤＤＲ規格を実施する１つの実施形態において、記憶装置３５０は、モードレジスタ読み取り（ＭＲＲ）コマンドに応答して既知のデータパターンを返送するモードレジスタ（ＭＲ）３２及び４０を含む。一実施形態において、校正ユニット３４０は、メモリモジュール２４０へ読み取り要求を直接発生して、それが記憶装置３５０からテスト値を返送するようにさせる。別の実施形態では、それに代わって、校正ユニット３４０は、メモリコントローラ２２０が読み取りコマンドを発生する（例えば、読み取りインストラクション３４４により）ようにさせ、メモリＰＨＹ２３０がそれをテスト値としてメモリモジュール２４０へ中継する。
ある実施形態では、既知の値を読み取ることにより決定された遅延値３２２は、データが一貫して正しく捕獲されることを保証するに充分なほど正確でないことがある（又は既知の値を読み取る時間を考慮すると、ある場合には、種々のタイミング制約のために実現可能なオプションでないことがある）。種々の実施形態において、校正ユニット３４０は、以前に決定された遅延値３２２を、ＤＱＳをサンプリングするための初期時間値として使用して、それが有効になったときを決定するように構成される。一実施形態では、校正ユニット３４０がＤＱＳをサンプリングするとき、ＤＱＳの第１の完全な下降（又は上昇）クロック縁を識別し、そしてそれに応じて遅延値３２２を調整するように試みる。ある実施形態では、校正ユニット３４０は、通常の／機能的な読み取り動作（即ち、既知のテスト値に対するものではない読み取り動作）の実行中にこの調整された遅延値３２２を決定する。
校正ユニット３４０は、いつ既知の値を読み取るべきか又はＤＱＳをサンプルすべきであるかを種々の基準に基づいて決定する。一実施形態では、校正ユニット３４０は、メモリＰＨＹ２３０及びメモリモジュール２４０がスタート時に初期化されたときに（例えば、一実施形態では、マスターＤＬＬ３０４からクロック信号がアサートされた後に）既知の値を読み取って校正を遂行する（即ち、「既知値の校正」を遂行する）。（１つの実施形態では、メモリコントローラ２２０は、校正ユニット３４０がこの初期校正を遂行するようにさせ、校正ユニット３４０は、次いで、その後の校正を遂行すべきときをそれ自身で決定する。ある実施形態では、校正ユニット３４０は、メモリモジュール２４０が自動リフレッシュモードを出た後、低電力モードを出た後、所定時間が経過した後、等に既知値の校正を遂行してもよい。ある実施形態では、校正ユニット３４０は、（例えば、より正確な遅延値３２２を決定するために）既知値の校正を遂行するたびにＤＱＳをサンプリングして校正を遂行してもよい（即ち、「サンプリング校正」を遂行してもよい）。ある実施形態では、校正ユニット３４０は、サンプリング校正を周期的に遂行してもよい（例えば、特定の期間が経過した後に）。
図４を参照すれば、校正ユニット３４０の一実施形態が示されている。ここに示す実施形態では、校正ユニット３４０は、比較ユニット４１０、サンプルユニット４２０、及び１つ以上のタイマー４３０を備えている。
比較ユニット４１０は、一実施形態において、既知値の校正の遂行を容易にするように構成される。ここに示す実施形態では、比較ユニット４１０は、バッファ３１０によって捕獲されたビットを、記憶されたテスト値４１２（例えば、ＭＲ３２及びＭＲ４０により返送されるパターンのような記憶装置３５０における値のコピー）と比較して、捕獲されたテスト値３５２を識別する。比較ユニット４１０は、次いで、捕獲されたテスト値３５２をいつ識別するかに基づいて遅延値４１４を決定する。ある実施形態では、比較ユニット４１０は、複数の読み取り動作から捕獲されたビットを比較して、値３５２を識別すると共に、遅延値４１４を決定するように構成される。他の実施形態では、比較ユニット４１０は、単一の読み取り動作のみから捕獲されたビットを比較して、値３５２を識別すると共に、遅延値を決定するように構成される。このような実施形態では、ビットは、ＤＱＳのレートより高いレートで（例えば、ＤＱＳの１／４サイクルごとに）捕獲され、従って、複数の読み取り動作は不要である。ここに示す実施形態では、比較ユニット４１０は、ＤＱＳのサンプリングを容易にするために値４１４を与える。別の実施形態では、校正ユニット３４０が値４１４を遅延値３２２として直接使用して、遅延調整３４２を遂行する。
サンプリングユニット４２０は、一実施形態では、サンプリング校正の遂行を容易にするように構成される。種々の実施形態において、サンプリングユニット４２０は、到来するＤＱＳをサンプリングして、ＤＱＳ上昇縁及び下降縁の所定のパターンをチェックし、ＤＱＳが有効になるときを決定するように構成される。一実施形態において、サンプリングユニット４２０は、少なくとも１／１６サイクルごとのレートでサンプリングを行う（例えば、１／１６ ｔＣＫ位相シフトクロックがオーバーサンプリングＤＬＬにより発生される）。上述したように、一実施形態において、サンプリングユニット４２０は、通常の読み取り動作中にＤＱＳをサンプリングするように構成され、別の実施形態では、サンプリングユニット４２０は、既知値の校正中にＤＱＳをサンプリングする。ここに示す実施形態では、校正ユニット３４０は、サンプリングユニット４２０により決定された遅延値に基づき遅延ユニット３４２の調整３４２を遂行する（ある実施形態では、サンプリングユニット４２０により決定された遅延値は、そのユニット４２０により使用される高いサンプリングレートのために、値４１４より正確である）。上述したように、種々の実施形態では、遅延調整３４２は、ＤＱＳがおそらく有効となる窓の中間に捕獲スタート３２４のアサーションを位置付けるように遂行される。
タイマー４３０は、一実施形態において、既知値の校正及び／又はサンプリング校正をいつ行うべきか決定するために校正ユニット３４０により使用される。上述したように、ある実施形態では、校正ユニット３４０は、初期化の後（例えば、システムブートアップ中）、ＤＲＡＭ自己リフレッシュモードを出た後、等に既知値の校正を遂行し、そしてその直後にサンプリング校正を遂行するように構成される。ある実施形態では、校正ユニット３４０は、更に、サンプリング校正を周期的に遂行する。種々の実施形態において、そのような校正が最後に行われたときを追跡するためにタイマー４３０が使用される。例えば、各タイマー４３０には、リセット時にスタート値がロードされ、そして校正後に同じスタート値が再ロードされる。一実施形態では、タイマー４３０が第１のスレッシュホールドに到達すると、校正ユニット３４０は、次に得られる読み取りでサンプリング校正を遂行することを決定する。読み取りが生じる前にタイマー４３０が第２のスレッシュホールドに到達すると、校正ユニット３４０は、メモリコントローラ２２０に、読み取りコマンドを発生してその読み取り動作中にＤＱＳをサンプリングするように命令する。校正ユニット３４０がサンプリング校正を完了することができず（例えば、次の読み取りが充分直ちに生じないか、又はＤＱＳが有効になるときを校正ユニット３４０が決定できず）、そしてタイマー４３０が第３のスレッシュホールドに到達する場合には、校正ユニット３４０は、既知値の校正を遂行することを決定する。ある実施形態では、タイマー４３０は、メモリＰＨＹ２３０によりコントロールされるメモリランクごとに各タイマー４３０を含む。
図５Ａを参照すれば、データバッファ３１０の一実施形態が示されている。ここに示す実施形態では、バッファ３１０は、読み取り／書き込みポインタ先入れ先出し（ＦＩＦＯ）バッファとして構成される。図示されたように、バッファ３１０は、ラッチ５１０Ａ−Ｄ（例えば、ＤＱフリップ・フロップ）、コントロールユニット５２０、及びマルチプレクサ（ＭＵＸ）５３０を含む。
一実施形態において、ラッチ５１０Ａ−Ｄは、メモリモジュール２４０から受け取ったデータＤＱのビットを、メモリコントローラ２２０へ送ることができるまで、記憶するように構成される。通常の動作中に（即ち、遅延値３２２が決定されていないとき）、一実施形態では、コントロールユニット５２０は、各受信ビットＤＱに対してラッチを選択し、そしてその選択されたラッチをＤＱＳに基づいてクロックする（即ち、ラッチがビットを捕獲及び記憶するようにさせる）。コントロールユニット５２０は、次いで、バッファ３１０からの読み取り中にＭＵＸ５３０を使用することによりラッチ５１０の出力を選択する。書き込み及び読み取りを追跡するために、コントロールユニット５２０は、書き込まれ及び読み取られる最後のラッチ（又は書き込まれ及び読み取られる次のラッチ）を指示する捕獲及び再捕獲カウンタ５２２を維持する。従って、一実施形態では、コントロールロジック５２０は、ビットがラッチされるときにＤＱＳの下降（又は上昇）縁で捕獲カウンタをインクリメントし、そしてビットが読み込まれるときにクロック信号３０２の下降（又は上昇）縁で再捕獲カウンタをインクリメントする。
一実施形態において、遅延値３２２が決定されると、コントロールユニット５２０は、その捕獲及び再捕獲カウンタ５２２をインクリメントせず、むしろ、同じラッチ５１０がテスト値のビットを捕獲するようにさせる。上述したように、種々の実施形態では、捕獲ユニット３４０（例えば、ここに示す実施形態では、特に、比較ユニット４１０）は、ラッチ５１０の出力をサンプリングしてビットの比較を遂行するように構成される。上述したように、ある実施形態では、校正ユニット３４０は、ＤＱＳのレートより高いレートで出力をサンプリングするように構成され（例えば、少なくともＤＱＳの１／４サイクルごとに）、他の実施形態では、ユニット３４０は、ＤＱＳの各サイクル中に単一ビットをサンプリングする。
図５Ｂを参照すれば、データバッファ３１０の別の実施形態が示されている。ここに示す実施形態では、バッファ３１０は、シフトレジスタＦＩＦＯバッファとして構成される。図示されたように、バッファ３１０は、ラッチ５５０Ａ−Ｄ及びゲート５６０を備えている。通常の読み取り動作中に、ラッチ５５０は、一実施形態では、データＤＱのビットが１つのラッチ５５０から次のラッチへシフトされるときＤＱＳによりクロックされる。しかしながら、ここに示す実施形態では、テスト値が読み取られるときに、ゲート５６０がクローズされ、ＤＱＳはラッチ５５０Ａしか駆動せず、そしてビットは、その後のラッチ５５０Ｂ−５５０Ｄへとシフトされない。次いで、比較ユニット４１０は、初期ラッチ５５０Ａのみの出力をサンプリングするように構成される。
図６を参照すれば、データストローブ信号が有効であるときを決定するための方法６００のフローチャートが示されている。方法６００は、メモリＰＨＹ２３０のようなメモリインターフェイス回路によって遂行される方法の一実施形態である。ある実施形態では、方法６００は、メモリＰＨＹ２３０の初期化中（例えば、ＩＣ２００をブートする間）、メモリのためのリフレッシュモードを出た後、等に遂行される。多くの場合、方法６００を遂行することで、無効データを捕獲するおそれが低減される。
ステップ６１０において、メモリＰＨＹ２３０は、データ値についての読み取り要求をメモリ（例えば、メモリモジュール２４０）へ送信する。一実施形態において、データ値は、メモリの専用部分（例えば、レジスタＭＲ３２又はＭＲ４０）に記憶されたテスト値である。別の実施形態では、データ値がメモリに事前に書き込まれる。一実施形態では、メモリＰＨＹ２３０は、要求を発生（即ち、発行）せず、むしろ、メモリコントローラ（例えば、メモリコントローラ２２０）がデータ要求を発行するようにさせる。
ステップ６２０において、メモリＰＨＹ２３０は、データ値の捕獲を遂行する（例えば、バス２３２から）。一実施形態において、メモリＰＨＹ２３０は、捕獲されたデータ値を正しいコピー（例えば、テスト値４１２の１つ）と比較し、データ値が正しく捕獲されたかどうか決定する。ある実施形態では、メモリＰＨＹ２３０は、ステップ６２０の間に、同じ読み取り要求に対して複数の捕獲（例えば、少なくとも４つ）を遂行し、各捕獲が各時間値（例えば、遅延値３２２の異なる潜在値）に関連するようにする。
ステップ６３０において、メモリＰＨＹ２３０は、データストローブ信号（例えば、ＤＱＳ）に基づいてデータをいつ捕獲すべきか決定するための時間値を決定する。一実施形態では、その決定された時間値は、メモリへの読み取り要求の発行と、メモリによるデータストローブ信号の駆動との間の期間を表わす値（例えば、遅延値３２２）である。一実施形態では、異なる各時間値についてステップ６２０において複数の捕獲が行われた場合に、メモリＰＨＹ２３０は、各時間値の１つを、決定された初期時間値として選択する。従って、種々の実施形態では、時間値は、データストローブ信号がおそらく有効になる窓の中間に（例えば、上述した期間１２０Ａと１２０Ｂとの重畳域内に）ある場合に選択される。一実施形態では、選択された値は、次いで、（例えば、ゲート３３０をコントロールすることにより）メモリからデータを後で捕獲するのに使用される。
ある実施形態では、方法６００は、次に述べる方法７００に関連して遂行される。
図７を参照すれば、データストローブ信号が有効であるときを決定するための別の方法７００のフローチャートが示されている。方法７００は、メモリＰＨＹ２３０のようなメモリインターフェイス回路により遂行される方法の一実施形態である。多くの場合、方法７００を遂行することで、無効データを捕獲するおそれが低減される。
ステップ７１０において、メモリＰＨＹ２３０は、メモリからデータを捕獲するための初期時間値をデータストローブ信号に基づいて決定する。ある実施形態では、ステップ７１０は、上述した方法６００を遂行することを含む。
ステップ７２０において、メモリＰＨＹ２３０は、データストローブ信号をサンプリングするために初期時間値（ステップ７１０で決定されるか又はステップ７２０の以前の実行中に決定された）を使用することにより、調整された時間値を決定する。一実施形態では、メモリＰＨＹ２３０は、データストローブ信号の単一サイクル内に（例えば、１サイクルの１／１６ごとに）データストローブ信号の複数のサンプリングを遂行する。ある実施形態では、メモリＰＨＹ２３０は、バッファ内のラッチ（例えば、ラッチ５１０Ａ又は５５０Ａ）の出力をサンプリングして、複数のサンプルを得る。上述したように、一実施形態では、メモリＰＨＹ２３０は、データストローブ信号をサンプリングし、データストローブ信号が有効となったときを指示する所定のパターン（例えば、ＤＱＳ上昇縁及び下降縁の）をチェックする。メモリＰＨＹ２３０は、次いで、この調整された時間値を使用して、メモリから受け取られるデータを捕獲する。
種々の実施形態では、メモリＰＨＹ２３０は、データストローブ信号の調整を考慮するためにステップ７２０を周期的に遂行し続ける。ステップ７２０をいつ再遂行すべきか決定するために、メモリＰＨＹ２３０は、一実施形態では、（例えば、ステップ７２０の以前の遂行で決定された）時間の最後の再検出が遂行されたときを指示するカウンタ（例えば、１つ以上のタイマー４３０）を維持し、そしてカウンタの満了時に別の再検出を遂行する。
規範的なコンピュータシステム
図８を参照すれば、システム８５０（ある実施形態では、上述したシステム１０を実施するのに使用される）の一実施形態のブロック図が示されている。ここに示す実施形態では、システム８５０は、外部メモリ８５２に結合された集積回路２００の少なくとも１つの例を含む。外部メモリ８５２は、図２を参照して上述したメインメモリサブシステムを形成する（例えば、外部メモリ８５２は、メモリモジュール２４０を含む）。集積回路２００は、１つ以上の周辺装置８５４及び外部メモリ８５２に結合される。電源８５６も設けられ、これは、集積回路８５８に供給電圧を供給すると共に、メモリ８５２及び／又は周辺装置８５４に１つ以上の供給電圧を供給する。ある実施形態では、集積回路２００の２つ以上の例が含まれてもよい（及び２つ以上の外部メモリ８５２も含まれてもよい）。
メモリ８５２は、任意の形式のメモリ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、倍データレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３、等）ＳＤＲＡＭ（ｍＤＤＲ３等のＳＤＲＡＭの移動バージョン、及び／又はＬＰＤＤＲ２等のＳＤＲＡＭの低電力バージョンを含む）、ＲＡＭＢＵＳ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、等である。１つ以上のメモリ装置が回路基板に結合されて、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）、等を形成する。或いは又、装置が集積回路２００と共に、チップオンチップ構成、パッケージオンパッケージ構成又はマルチチップモジュール構成でマウントされてもよい。
周辺装置８５４は、システム８５０の形式に基づいて望ましい回路を含む。例えば、一実施形態では、システム８５０は、移動装置（例えば、パーソナルデジタルアシスタント（ＰＤＡ）、スマートホン、等）であり、そして周辺装置８５４は、ｗｉｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、セルラー、グローバルポジショニングシステム、等の種々の形式のワイヤレス通信のための装置を含む。又、周辺装置８５４は、ＲＡＭ記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含めて、付加的な記憶装置も含む。又、周辺装置８５４は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力装置、マイクロホン、スピーカ、等のユーザインターフェイス装置を含む。他の実施形態では、システム８５０は、任意の形式のコンピューティングシステム（例えば、デスクトップパーソナルコンピュータ、ラップトップ、ワークステーション、ネットトップ、等）である。
特定の実施形態について以上に述べたが、これらの実施形態は、本開示の範囲を限定するものではなく、どこでも、特定の特徴に関して単一の実施形態のみが説明されている。本開示に述べられた特徴は、特に指示のない限り、例示に過ぎず、それに限定されるものではない。以上の説明は、本開示の利益を得る当業者に明らかとなる代替え物、変更及び等効物を網羅することが意図される。
本開示の範囲は、（明示的又は暗示的に）ここに述べる特徴又は特徴の組み合わせ、又はそれを一般化したものを、それがここに述べる問題のいずれか又は全部を軽減するか否かに関わらず、包含する。従って、そのような特徴の組み合わせに対する本出願（又はその優先権を主張する出願）の手続き中に新規請求項が形成されることがある。特に、特許請求の範囲を参照すれば、従属請求項からの特徴を独立請求項の特徴と組み合わせることができ、又、各独立請求項からの特徴を、特許請求の範囲に単に列挙された特定の組み合わせでない適当な仕方で組み合わせることができる。
１０：システム
１１０Ａ、１１０Ｂ：タイミング図
２００：集積回路（ＩＣ）
２１０Ａ、Ｂ：コア
２１２Ａ、Ｂ：相互接続部
２２０：メモリコントローラ
２２２Ａ、Ｂ：相互接続部
２３０Ａ、Ｂ：メモリ物理的インターフェイス回路（ＰＨＹ）
２３２Ａ、Ｂ：相互接続部
２４０Ａ、Ｂ：メモリモジュール
３０４：マスター遅延ロックループ（ＤＬＬ）
３１０Ａ、Ｂ：データバッファ
３２０：遅延ニット
３３０：ゲート
３４０：校正ユニット
３５０：テスト値記憶装置

Claims (17)

  1. データストローブ信号に基づいてメモリからデータを捕獲するための初期時間値を決定するように構成されたメモリインターフェイス回路を備え、
    前記メモリインターフェイス回路は、データを捕獲するための調整された時間値を決定するように構成され、更に、前記メモリインターフェイス回路は、前記初期時間値を使用して前記データストローブ信号をサンプリングすることによって前記調整された時間値を決定するように構成された、装置。
  2. 前記メモリインターフェイス回路は、
    前記メモリからの既知の値の捕獲を遂行し、
    前記既知の値が正しく捕獲されたかどうかに基づき前記初期時間値を決定する、
    ように構成され、前記初期時間値は、前記メモリへの読み取り要求の発行と、前記メモリによる前記データストローブ信号の駆動との間の期間を表わす値である、請求項１に記載の装置。
  3. 前記メモリインターフェイス回路は、
    前記既知の値の単一の読み取り動作に応答して複数の捕獲を遂行し、各捕獲は、各時間値に関連したものであり、更に、
    各時間値の１つを決定された初期時間値として選択する、
    ように構成された請求項２に記載の装置。
  4. 前記メモリインターフェイス回路に結合されたメモリコントローラを更に備え、前記メモリインターフェイス回路は、このメモリコントローラが読み取り要求を発行するようにさせるよう構成された、請求項２に記載の装置。
  5. 前記メモリインターフェイス回路は、
    前記データストローブ信号の単一サイクル内に前記データストローブ信号の複数のサンプルを得、
    前記調整された時間値を使用して、前記データストローブ信号がいつデータの捕獲を行えることが許されるか決定する、
    ように構成された請求項１に記載の装置。
  6. 前記メモリインターフェイス回路は、前記メモリのリフレッシュ動作に応答して複数のサンプルを得るように構成された、請求項５に記載の装置。
  7. 前記メモリインターフェイス回路は、データを捕獲するための調整された時間値の決定を周期的に遂行するように構成された、請求項１に記載の装置。
  8. 前記メモリインターフェイス回路は、読み取り動作の遂行中に前記調整された時間値を決定するように構成された、請求項１に記載の装置。
  9. 前記メモリインターフェイス回路は、
    データを捕獲するための時間値の最後の決定が遂行されたときを指示するカウンタを維持し、
    前記カウンタの満了時に時間値の決定を遂行する、
    ように構成された請求項１に記載の装置。
  10. 前記メモリインターフェイス回路は、そのメモリインターフェイス回路と前記メモリとの間に結合されたバスからデータを捕獲するように構成されたバッファを備え、更に、前記メモリインターフェイス回路は、複数のサンプルを得るために前記バッファ内のラッチの出力をサンプリングするように構成された、請求項１に記載の装置。
  11. 前記メモリインターフェイス回路は、バスからデータを捕獲するように構成されたラッチを備え、更に、前記メモリインターフェイス回路は、前記データストローブ信号がそのラッチに与えられるときを前記初期時間値に基づきコントロールするように構成された、請求項１に記載の装置。
  12. メモリインターフェイス回路がデータ値に対して読み取り要求をメモリへ送信する段階と、
    前記メモリインターフェイス回路がデータストローブ信号の単一のサイクル中に前記データ値の複数のサンプルを得る段階と、
    前記複数のサンプルに基づき、前記メモリインターフェイス回路が、メモリからデータを捕獲するために前記データストローブ信号が有効になるときを決定する段階と、
    を備えた方法。
  13. 前記メモリインターフェイス回路は、そのメモリインターフェイス回路と前記メモリとの間に結合されたバスからデータを捕獲するように構成されたバッファを備え、更に、前記メモリインターフェイス回路は、複数のサンプルを得るために前記バッファ内のラッチの出力をサンプリングするように構成された、請求項１２に記載の方法。
  14. 前記複数のサンプルは、メモリのリフレッシュ動作に応答して得られる、請求項１２に記載の方法。
  15. 前記複数のサンプルは、少なくとも４つのサンプルを含む、請求項１２に記載の方法。
  16. メモリがデータ値に対してメモリインターフェイス回路から読み取り要求を受信する段階と、
    前記メモリが前記データ値を前記メモリインターフェイス回路へ送信する段階と、
    を備え、前記メモリインターフェイス回路は、データストローブ信号の単一のサイクル中に前記データ値の複数のサンプルを得るように構成され、そして前記メモリインターフェイス回路は、前記複数のサンプルに基づき、前記メモリからデータを捕獲するために前記データストローブ信号が有効になるときを決定するように構成される、方法。
  17. 前記メモリは、前記メモリの専用部分に少なくとも２つのテスト値を記憶するように構成され、そして前記メモリインターフェイス回路は、前記送信されたデータ値の捕獲されたバージョンを前記少なくとも２つの値のうちの一方の値のコピーと比較して、前記送信されたデータ値の捕獲されたバージョンが正しく捕獲されたかどうか決定するように構成された、請求項１６に記載の方法。
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