JP6171066B1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6171066B1
JP6171066B1 JP2016170625A JP2016170625A JP6171066B1 JP 6171066 B1 JP6171066 B1 JP 6171066B1 JP 2016170625 A JP2016170625 A JP 2016170625A JP 2016170625 A JP2016170625 A JP 2016170625A JP 6171066 B1 JP6171066 B1 JP 6171066B1
Authority
JP
Japan
Prior art keywords
delay
data
unit
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016170625A
Other languages
English (en)
Other versions
JP2018037129A (ja
Inventor
村上　洋樹
洋樹 村上
真言 妹尾
真言 妹尾
Original Assignee
ウィンボンド エレクトロニクス コーポレーション
ウィンボンド エレクトロニクス コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウィンボンド エレクトロニクス コーポレーション, ウィンボンド エレクトロニクス コーポレーション filed Critical ウィンボンド エレクトロニクス コーポレーション
Priority to JP2016170625A priority Critical patent/JP6171066B1/ja
Priority to TW106122204A priority patent/TWI645409B/zh
Priority to CN201710611353.9A priority patent/CN107799134B/zh
Application granted granted Critical
Publication of JP6171066B1 publication Critical patent/JP6171066B1/ja
Priority to KR1020170102599A priority patent/KR102006971B1/ko
Priority to US15/692,381 priority patent/US10297295B2/en
Publication of JP2018037129A publication Critical patent/JP2018037129A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

【課題】 外部からの制御信号に同期して高速動作することが可能な半導体記憶装置を提供する。【解決手段】 外部制御信号に応答してコマンドやアドレス等の入力データを受け取るデータ入力部１１０と、複数のメモリ素子を含むメモリアレイ部１３０と、外部制御信号に応答してメモリアレイ部から読み出されたデータを出力するデータ出力部１４０と、遅延補償する機能を備えた制御部１６０とを有する。遅延補償する機能は、入力データが受け取られている間に、内部回路の遅延時間を評価し、評価により得られた遅延情報を記憶手段に記憶し、遅延情報に基づきデータ出力部１４０の出力タイミングを調整する。【選択図】 図５

Description

本発明は、半導体記憶装置に関し、特に外部制御信号に応答してデータの入出力を行う半導体記憶装置の遅延補償に関する。
外部から入力されるクロック信号に同期してデータのリード／ライトを行う半導体記憶装置、例えば、シンクロナスＤＲＡＭでは、外部クロック信号の高速化を図ることで、データのリード／ライトに要する時間の短縮を図っている。例えば、特許文献１は、外部クロック信号をロウアクセス動作期間中にサンプリングし、それを遅延して内部クロック信号を生成し、内部クロック信号のレベルの変化に応答して外部クロック信号のクロックでデータを出力する半導体記憶装置を開示している。また、特許文献２は、高速動作されるＩＣを試験する半導体試験装置において、高精度な遅延回路の校正を可能にするタイミング回路を開示している。
特開２００７−１２８６４６号公報 特開２００４−２１９０９７号公報
近年、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリにおいても、データ転送の高速化が求められている。ＤＲＡＭのようなバーストリードモードのデバイスは、内部レイテンシィを有するが、フラッシュメモリは、内部レイテンシィを持たないため、外部からの制御信号に内部データ転送を同期させるのは難しい。
例えば、ＮＡＮＤ型フラッシュメモリの入出力インターフェースでは、複数の外部制御信号によりコマンドやアドレスの区別を行っている。読出し動作では、外部制御信号であるコマンドラッチイネーブル信号がＨの期間に、ライトイネーブル信号の立ち上がりエッジに応答して読出しコマンドがＩ／Ｏ端子から入出力バッファ内にラッチされ、外部制御信号であるアドレスラッチイネーブル信号がＨの期間に、ライトイネーブル信号の立ち上がりエッジに応答してアドレスがＩ／Ｏ端子から入出力バッファにラッチされる。メモリセルアレイからデータが読み出される間、フラッシュメモリは、ビジー信号を出力し、データ出力の準備が整うと、ビジー信号をレディ信号に切り替える。そして、外部制御信号であるリードイネーブル信号が印加されると、その信号の例えば立下りエッジに応答して入出力バッファに保持されたデータがＩ／Ｏ端子からシリアル出力される。
チップの外部から供給される制御信号、例えば、ライトイネーブル信号やリードイネーブル信号に、チップ内部のデータ転送を同期させてデータの入出力を行うことは、チップの環境（例えば、温度や供給電圧の変動）に依存する内部遅延が生じるため困難である。特に、外部制御信号のクロック周波数（またはパルス周波数）が高くなれば、それだけバラツキが大きくなり、適切なタイミングでの遅延補償が難しくなり、高速動作の障害になり得る。
本発明は、このような従来の課題を解決するものであり、外部からの制御信号に同期して高速動作することが可能な半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、外部制御信号に応答して入力データを受け取るデータ入力手段と、前記入力データが受け取られている間に、外部制御信号に応じて動作可能な内部回路の遅延時間を評価し、評価により得られた遅延情報を記憶手段に記憶する遅延評価手段と、複数のメモリ素子を含むメモリアレイと、外部制御信号に応答して前記メモリアレイから読み出されたデータを出力するデータ出力手段と、前記記憶手段に記憶された遅延情報に基づき前記データ出力手段の出力タイミングを調整するタイミング調整手段と、を含む。
好ましくは前記遅延評価手段はさらに、前記データ出力手段がデータを出力する間に、内部回路の遅延時間を評価し、当該評価により得られた遅延情報により前記記憶手段に記憶された遅延情報を更新する。好ましくは半導体記憶装置はさらに、動作温度に関する温度情報を検出する検出手段を含み、前記遅延評価手段は、前記温度情報に基づき前記遅延情報を校正する校正手段を含む。好ましくは前記内部回路は、遅延時間を表すパルス信号を生成するためのＲＣ遅延素子を含む。好ましくは前記遅延評価手段は、前記内部回路から出力されるパルス信号に基づき遅延コードを生成する遅延コード生成手段を含み、生成された遅延コードが前記遅延情報として前記記憶手段に記憶される。好ましくは前記タイミング調整手段は、前記遅延情報に基づき前記データ出力手段のＲＣ遅延を調整する。好ましくは前記タイミング調整手段は、前記遅延情報に基づき前記データ出力手段のゲート遅延を調整する。好ましくは前記外部制御信号は、前記データ入力手段にデータを取り込むためのライトイネーブル信号である。好ましくは前記外部制御信号は、前記データ出力手段からデータを出力するためのリードイネーブル信号である。好ましくは前記入力データは、コマンドである。好ましくは前記入力データは、読出しに関するコマンドであり、前記タイミング調整手段は、前記データ出力手段が読出しデータを出力するときのタイミングを調整する。好ましくは半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
本発明によれば、入力データが受け取られている間に内部回路の遅延を評価し、その評価により得られた遅延情報を記憶手段に記憶し、当該遅延情報に基づきデータ出力手段の出力タイミングを調整するようにしたので、動作環境に依らず適切なタイミングで外部制御信号に応答してデータを出力させることができる。さらにクロック周波数の高い外部制御信号に応答した高速動作が可能になる。
本発明の実施例に係る半導体記憶装置の概略構成を示すブロック図である。 図１に示す制御部の概略構成を示すブロック図である。 本発明の実施例に係る遅延補償部の概略構成を示す図である。 本発明の実施例に係る遅延補償部の動作を説明するフローチャートである。 本発明の実施例に係る遅延補償部によるデータ出力部の遅延補償の一例を示す図である。 図６（Ａ）は、本発明の実施例に係る内部回路遅延評価部の構成を示し、図６（Ｂ）は、遅延コードの生成例を示し、図６（Ｃ）は、内部回路遅延評価部のタイミングチャートを示す図である。 本発明の実施例に係るタイミング調整部の第１の例を示す図である。 本発明の実施例に係るタイミング調整部の第２の例を示す図である。 本発明の第２の実施例に係る遅延補償部の動作を説明するフローチャートである。 本発明の第２の実施例による遅延情報の更新例を説明する図である。 本発明の第３の実施例による遅延情報の更新例を説明する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの遅延補償を説明するタイミングチャートである。 本発明の実施例に係るＮＯＲ型フラッシュメモリの遅延補償を説明するタイミングチャートである。
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、特に限定されるものではないが、好ましくは、外部制御信号に同期してデータの入出力が可能な半導体メモリ、例えば、ＮＯＲ型やＮＡＮＤ型のフラッシュメモリである。
本発明の実施例に係る半導体記憶装置の概略構成を図１に示す。本実施例の半導体記憶装置１００は、外部からコマンド、アドレス、書込みデータ等を受け取るデータ入力部１１０、データ入力部１１０で受け取られたアドレスに基づきメモリアレイ部１３０のメモリ素子を選択する選択部１２０、複数のメモリ素子を含むメモリアレイ部１３０、メモリアレイ部１３０の選択メモリ素子から読み出されたデータを出力するデータ出力部１４０、外部制御信号を受け取る信号受取部１５０、信号受取部１５０で受け取られた外部制御信号およびデータ入力部１１０で受け取られたコマンド等に基づき半導体記憶装置の動作を制御する制御部１６０を含んで構成される。
半導体記憶装置１００は、外部制御信号に同期してデータの入出力を行うことが可能である。外部制御信号は、入力されるコマンドやアドレスを識別するための信号、読出しや書込みを識別するための信号などを含み、外部制御信号は、外部のホスト装置から供給される。制御部１６０は、外部制御信号に応答して入力されたコマンドを解読し、読出しや書込み等の制御を行う。
図２は、制御部１６０の機能的な構成を示す図である。制御部１６０は、半導体記憶装置１００の読出しや書込み等（半導体記憶装置が消去動作を行うものであれば、その消去）を制御する読み書き制御部１６２と、半導体記憶装置１００の内部回路の遅延を補償する遅延補償部１６４とを含む。
図３は、遅延補償部１６４の内部構成を示す図である。遅延補償部１６４は、外部制御信号を検出する外部制御信号検出部２００と、半導体記憶装置１００の内部回路の遅延を評価する内部回路遅延評価部２１０と、内部回路遅延評価部２１０の評価により得られた内部回路遅延情報を記憶する遅延情報記憶部２２０と、遅延情報記憶部２２０に記憶された内部回路遅延情報に基づきデータ出力部１４０のタイミングを制御するタイミング調整部２３０とを含む。
外部制御信号検出部２００は、信号受取部１５０を介して外部制御信号が受け取られたか否かを検出する。好ましい態様では、外部制御信号検出部２００は、コマンドまたはアドレス等のデータをＩ／Ｏ端子からデータ入力部１１０に取り込むときに必要な外部制御信号を検出する。例えば、コマンドやアドレス等のデータが、ライトイネーブル信号のクロックまたはパルスの立ち上がりエッジまたは立下りエッジに応答して取り込まれる場合には、ライトイネーブル信号が活性化されたか否かが検出される。好ましい態様では、外部制御信号は、連続的に半導体記憶装置１００に入力される信号ではなく、コマンドやアドレスなどのデータをデータ入力部１１０に取り込ませる期間のみ、クロックまたはパルスされる信号である。
内部回路遅延評価部２１０は、外部制御信号検出部２００により外部制御信号の活性化が検出されたとき、外部制御信号に応答してデータ入力部１１０にデータが取り込まれる期間中、半導体記憶装置１００の内部回路の遅延時間を評価する。内部回路は、外部制御信号に応答して動作する回路であって、その回路の遅延時間を測定できる回路であればよい。半導体回路は、チップの動作環境（電源電圧の変動や温度変化）に応じて遅延時間が異なり、この遅延時間が補償されないと、データ出力部１４０から正確なデータを出力することができなくなる。内部回路遅延評価部２１０は、内部回路の遅延時間を測定し、測定により得られた遅延時間を含む内部回路遅延情報を遅延情報記憶部２２０へ提供する。遅延情報記憶部２２０は、この内部回路遅延情報を記憶する。遅延情報記憶部２２０は、特に限定されないが、好ましくは高速でリード／ライトが可能なレジスタまたはＳＲＡＭであることができる。
タイミング調整部２３０は、遅延情報記憶部２２０に記憶された遅延情報に基づき、データ出力部１４０から出力されるデータのタイミングを事前に調整する。好ましくは、データ出力部１４０が外部制御信号に同期してデータを出力するとき、タイミング調整部２３０は、遅延情報に基づきデータ出力部１４０の出力タイミングを調整し、外部制御信号の最初のクロック信号で出力されるデータの遅延を抑制する。
図４は、本実施例の半導体記憶装置による遅延補償部の動作フローである。外部制御信号検出部２００は、信号受取部１５０に入力される外部制御信号を監視し、データ入力のための外部制御信号が活性化されたか否かを検出する（Ｓ１００）。活性化された場合には、外部制御信号に応じてデータが入力される期間中に、外部制御信号に応答して動作する内部回路の遅延を評価し（Ｓ１１０）、その評価により得られた内部回路の遅延情報が遅延情報記憶部２２０に記憶される（Ｓ１２０）。
その後、半導体記憶装置１００は、入力されたコマンドに基づく動作を実行する（Ｓ１３０）。例えば、読出しコマンドが入力されている場合には、制御部１６０の制御下において、選択部１２０が入力されたアドレスに従いメモリアレイ部１３０のメモリ素子を選択し、メモリアレイ部１３０からデータ出力部１４０に読出しデータが転送される。
タイミング調整部２３０は、データ出力の準備が整う前に、遅延情報記憶部２２０に記憶された遅延情報を利用してデータ出力部１４０のタイミングの事前調整を行う（Ｓ１４０）。タイミング調整部２３０は、遅延情報による遅延時間Ｔｄが既知であるため、データ出力部１４０の出力タイミングを遅延時間Ｔｄで遅延補償をすることができる。それ故、データ出力部１４０からは、チップの動作環境（電源電圧の変動や温度変化など）に依らず、適切なタイミングで遅延補償されたデータを出力させることができる。
図５（Ａ）は、遅延補償部の好ましい動作の一例である。外部制御信号として、例えば、ライトネーブル信号ＷＥ＃（＃は、ローアクティブを表す）が印加され、ライトイネーブル信号ＷＥ＃に応答してデータ入力部１１０にコマンドやアドレス等のデータが取り込まれる。図の例では、期間ｔ１において、ライトイネーブル信号ＷＥ＃の立ち上がりエッジに応答してデータＡ、Ｂ、Ｃ、Ｄがデータ入力部１１０にラッチされ、その間に、ライトイネーブル信号ＷＥ＃に応答して動作する内部回路の遅延時間が測定される。次に、期間ｔ２において、測定された遅延時間を表す遅延情報が遅延情報記憶部２２０に記憶され、記憶された遅延情報に基づきデータ出力部１４０のタイミングが調整される。また、期間ｔ２において、入力されたコマンドに基づく動作、例えば、読出し動作が実行される。次の期間ｔ３において、タイミング調整されたデータ出力部１４０からデータが出力される。図の例では、外部制御信号としてリードイネーブル信号ＲＥ＃が印加され、リードイネーブル信号ＲＥ＃の立ち上がりエッジに応答してデータＥ、Ｆ、Ｇ、Ｈがデータ出力部１４０から出力される。
図５（Ｂ）は、データ出力部１４０からデータを出力するときのタイミング波形である。内部回路の遅延時間がＴａｃであるならば、データ出力部１４０から出力されるデータは、遅延時間Ｔａｃで補償される。すなわち、リードイネーブ信号ＲＥ＃のクロックまたはパルスの立ち上がりエッジから遅延時間Ｔａｃ後でなければ、正確なデータが保証されない。本実施例では、データ出力前に遅延時間Ｔａｃが既知であるため、データ出力前にデータ出力部１４０のタイミングを調整することで、最初のクロックまたはパルスに応答する最初の出力データの遅延補償が可能になる。
次に、本実施例の内部回路遅延評価部２１０の具体的な構成例を図６に示す。内部回路遅延評価部２１０は、図６（Ａ）に示すように、インバータ２５２、２５６、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、抵抗Ｒ、キャパシタＣ、およびＮＡＮＤゲート２５４から構成される内部回路２１２の遅延を評価する。但し、この内部回路２１２の構成は、一例であり、これ以外の構成であってもよい。
入力ノード２５０にはリードイネーブル信号ＲＥ＃またはライトイネーブル信号ＷＥ＃が供給され、信号ＲＥ＃またはＷＥ＃は、インバータ２５２を介してトランジスタＰ１、Ｎ１のゲートに共通に供給される。トランジスタＰ１のソースが電源電圧に接続され、トランジスタＮ１のソースがＧＮＤに接続され、トランジスタＰ１とＮ１との間に抵抗Ｒが接続され、さらに抵抗Ｒと並列にキャパシタＣが接続される。ノードＲＣに接続された抵抗ＲとキャパシタＣは、内部回路の時定数を決定する。ＮＡＮＤゲート２５４の一方の入力には、外部制御信号（ＲＥ＃／ＷＥ＃）が供給され、他方の入力には、ノードＲＣの電圧が供給される。ＮＡＮＤゲート２５４の出力は、インバータ２５６に接続され、出力ノード２５８からは内部回路２１２の遅延を評価した評価信号ＴＰが出力される。
ライトイネーブル信号ＷＥ＃がＨレベルであるとき、トランジスタＰ１がオンし、トランジスタＮ１がオフし、ノードＲＣがＨレベルに充電される。ＮＡＮＤゲート２５４の出力はＨレベルとなり、評価信号ＴＰはＬレベルである。
ライトイネーブル信号ＷＥ＃がローレベルに活性化されると、トランジスタＰ１がオフし、トランジスタＮ１がオンし、ノードＲＣの電位はトランジスタＮ１を介して放電される。ノードＲＣの電位は、ＲＣ遅延により直ぐにはＬレベルに遷移せず、すなわち、ライトイネーブル信号ＷＥ＃がＬレベルに遷移してから一定の遅延時間の間、Ｈレベルを維持する。このため、ＲＣ遅延の間、ＮＡＮＤゲート２５４の双方の入力がＨレベルとなり、評価信号ＴＰは、ＲＣ遅延の間、Ｈレベルのパルスとなる。このＲＣ時間は、内部回路の動作環境（電源電圧の変動や温度変化）の関数である。
さらに内部回路遅延評価部２３０は、図６（Ｂ）に示すように、遅延コード生成部２１４を含む。遅延コード生成部２１４は、複数のインバータ段ＩＮ−１、ＩＮ−２、・・・、ＩＮ−８と、各インバータ段ＩＮ−１〜ＩＮ−８の出力をラッチするラッチ回路ＬＴ−１、ＬＴ−２、・・・、ＬＴ−８とを含む。１つのインバータ段は、直列に接続された一対のインバータから構成され、先頭のインバータ段ＩＮ−１には、評価信号ＴＰが入力され、１つのインバータ段は、単位遅延時間を生成する。
ラッチ回路は、イネーブル入力、データ入力Ｄｉｎおよびデータ出力Ｑｏｕｔを含み、イネーブル入力がＨレベルのとき、Ｑｏｕｔ＝Ｄｉｎであり、イネーブル入力がＬレベルのとき、Ｑｏｕｔは、前値を保持する。各ラッチ回路ＬＴ−１〜ＬＴ−８のイネーブル入力には、評価信号ＴＰが共通に入力され、データ入力Ｄｉｎには、それぞれ対応するインバータ段ＩＮ−１〜ＩＮ−８の出力が入力され、ラッチ回路ＬＴ−１〜ＬＴ−８の各データＱｏｕｔが出力ノード２５９に供給される。図の例では、ラッチ回路を８段から構成し、８段のラッチ回路ＬＴ−１〜ＬＴ−８から８ビットの遅延コードを出力している。但し、ラッチ回路の段数や、遅延コードのビット数は任意である。
図６（Ｃ）に、内部回路遅延評価部２３０の動作波形の一例を示す。ここでは、評価信号ＴＰがＨレベルである期間に、ラッチ回路ＬＴ−１〜ＬＴ−４までの４段のラッチ回路のデータ入力Ｄｉｎに、Ｈレベルの評価信号ＴＰが伝達されるものとする。時刻ｔ１で、例えばライトイネーブル信号ＷＥ＃がＬレベルに遷移すると、内部回路２１２の出力ノード２５８からは、時刻ｔ２から時刻ｔ３までの期間、Ｈレベルのパルスを有する評価信号ＴＰが出力され、この評価信号ＴＰが遅延コード生成部２１４に入力される。
時刻ｔ２から１単位遅延時間後の時刻ｔａで、ラッチ回路ＬＴ−１のデータ入力ＤｉｎにＨレベルの評価信号ＴＰ−１が入力され、時刻ｔ２から２単位遅延時間後の時刻ｔｂで、ラッチ回路ＬＴ−２のデータ入力ＤｉｎにＨレベルの評価信号ＴＰ−２が入力され、時刻ｔ２から３単位遅延時間後の時刻ｔｃで、ラッチ回路ＬＴ−３のデータ入力ＤｉｎにＨレベルの評価信号ＴＰ−３が入力され、時刻ｔ２から４単位遅延時間後の時刻ｔｄで、ラッチ回路ＬＴ−４のデータ入力ＤｉｎにＨレベルの評価信号ＴＰ−４が入力される。評価信号ＴＰがＨレベルである期間は、４単位遅延時間であり、時刻ｔ２から５単位遅延時間後の時刻で、ラッチ回路ＬＴ−５のデータ入力ＤｉｎにＨレベルの評価信号ＴＰ−５が入力されるとき、評価信号ＴＰはＬレベルである。この関係は、これより後段のラッチ回路ＴＰ−６、ＬＴ−７、ＬＴ−８においても同様である。
評価信号ＴＰがＬレベルに遷移した瞬間（時刻ｔ３）、データ入力Ｄｉｎがホールドされ、ラッチ回路ＬＴ−１〜ＬＴ−４のデータ出力ＱｏｕｔがＨレベルを保持し、ラッチ回路ＬＴ−５〜ＬＴ−８がＬレベルを保持する。それ故、出力ノード２５９には、「１１１１００００」の８ビットの遅延コードが生成される。生成された遅延コードは、遅延情報として遅延情報記憶部２２０に記憶される。その後、時刻ｔ４において、ライトイネーブル信号ＷＥ＃がＨレベルに遷移し、内部回路２１２のトランジスタＰ１がオンし、ノードＲＣがＨレベルに充電され、評価信号ＴＰがＬレベルになる。
次に、本実施例のタイミング調整部２３０の具体的な構成例を図７に示す。タイミング調整部は、入力ノード２６０で受け取られたデータを出力ノード２６２から出力させるときのタイミングを、遅延コードに基づき調整する。入力ノード２６０は、ＰＭＯＳトランジスタＰ１のゲートと、複数の並列接続されたＮＭＯＳトランジスタ２７０の各ゲートおよびＮＭＯＳトランジスタＮ１のゲートに共通接続される。トランジスタＰ１とトランジスタＮ１とを接続するノードＲＣと複数のトランジスタ２７０との間には、抵抗Ｒ１、Ｒ２、…、Ｒ８が直列に接続される。最も左側のトランジスタＭ１とノードＲＣとの間には抵抗Ｒ１〜Ｒ８が接続され、その隣のトランジスタＭ２とノードＲＣとの間には抵抗Ｒ２〜Ｒ８が接続され、以後、同様に抵抗が接続され、最も右側のトランジスタＭ８とノードＲＣとの間には抵抗Ｒ８が接続される。
また、トランジスタ２７０とＧＮＤとの間には、複数のトランジスタＱ１〜Ｑ８を有するＮＭＯＳトランジスタ２７２が接続される。トランジスタＱ１〜Ｑ８の各ゲートには、例えば、図６（Ｂ）で生成された８ビットの遅延コードが供給される。８ビットの遅延コードが全て「０」であるとき、トランジスタＱ１〜Ｑ８はオフとなり、抵抗Ｒ１〜Ｒ８を介してＧＮＤに通じる電流経路は遮断される。すなわち、入力ノード２６０に供給された入力データは、抵抗Ｒ１〜Ｒ８とキャパシタＣの時定数により遅延されることなく、出力ノード２６２から出力される。
他方、８ビットの遅延コードが全て「１」であるとき、トランジスタＱ１〜Ｑ８がオンし、ノードＲＣは、抵抗Ｒ１〜Ｒ８を介してＧＮＤに電気的に接続可能な状態に置かれる。すなわち、入力ノード２６０に供給された信号は、抵抗Ｒ１〜Ｒ８とキャパシタＣの時定数により遅延されて出力ノード２６２から出力される。こうして、８ビットの遅延コードに応じてＲＣ時定数による遅延が８段階で調整される。
上記した図７の構成は、ＲＣ遅延を利用してタイミングを調整する方法であるが、図８は、ゲート遅延を利用してタイミングを調整するものである。同図に示すタイミング調整部２３０は、入力ノード２７１には、遅延コードを受け取るノード２７２、２７４、２７６、ＡＮＤゲート２８０、ＮＯＲゲート２８２、インバータ２８４を含む。なお、図の例は、３ビットの遅延コードによりゲート遅延を行う例を示している。
初段のＡＮＤゲート２８０−１には、入力ノード２７１から供給されるデータと、電源電圧からＨレベルの電圧とが入力され、ＮＯＲゲート２８２−１には、ＡＮＤゲート２８０−１の出力と、ノード２７２に供給された遅延コードとが入力され、インバータ２８４−１には、ＮＯＲゲート２８２−１の出力が入力される。次段のＡＮＤゲート２８０−２には、入力ノード２７１から供給されるデータと、インバータ２８４−１の出力とが入力され、ＮＯＲゲート２８２−２には、ＡＮＤゲート２８０−２の出力と、ノード２７４に供給された遅延コードとが入力され、インバータ２８４−２には、ＮＯＲゲート２８２−２の出力が入力される。３段目のＡＮＤゲート２８０−３には、入力ノード２７１から供給されるデータと、インバータ２８４−２の出力とが入力され、ＮＯＲゲート２８２−３には、ＡＮＤゲート２８０−３の出力と、ノード２７６に供給された遅延コードとが入力され、インバータ２８４−３には、ＮＯＲゲート２８２−３の出力が入力される。
遅延コードがＨレベルのとき、ＮＯＲゲートはディスエーブルであり、Ｌレベルのときイネーブルである。すなわち、遅延コードがＨレベルであるとき、ＮＯＲゲートの出力はＬレベルに固定され、インバータの出力がＨレベルに固定される。他方、遅延コードがＬレベルであるとき、ＮＯＲゲートの出力は、入力ノード２７１に入力されるデータの論理レベルに応じた論理レベルとなる。例えば、３ビットの遅延コードの全てがＬレベルであるとき、入力ノード２７１に供給されたデータを３段のゲートにより遅延させることができ、２ビットの遅延コードがＬレベル（ノード２７４、２７６）であれば、１段目のゲート遅延が事実上スキップされ、２段のゲートによる遅延が可能になる。
ｎビットの遅延コードは、コマンドやアドレス等のデータが入力される間に、内部回路遅延評価部２１０によって生成される。生成された遅延コードは、遅延情報記憶部２２０に記憶され、タイミング調整部２３０は、遅延情報記憶部２２０に記憶された遅延コードに基づきデータ出力部１４０のタイミングを調整する。それ故、図５（Ｂ）に示すように、動作環境に依らず外部制御信号の立下りエッジに応答して出力されるデータを最初から適切に遅延補償することができる。
上記実施例では、コマンドやアドレス等のデータが入力されるときに、内部回路の遅延を評価する例を示したが、例えば、コマンドまたはアドレスのいずれか一方が入力されるときに内部回路の遅延を評価するようにしてもよい。さらに、コマンドが入力される場合には、特定のコマンド（例えば、コマンドの後にデータ出力を伴う読出しコマンド）が入力されるとき内部回路の遅延を評価するようにしてもよい。
次に、本発明の第２の実施例について説明する。第１の実施例は、コマンドやアドレス等のデータの入力中に内部回路の遅延を評価したが、第２の実施例では、遅延コードに従いデータを出力するときに再度内部回路の遅延を評価し、その評価結果に基づき遅延コードの更新を行う。
図９は、本発明の第２の実施例に係る遅延補償部の動作フローである。ステップＳ１４０までは第１の実施例のときと同様である（図４）。リードイネーブル信号ＲＥ＃に応じてデータ出力部１４０からデータが出力されるとき、内部回路遅延評価部２１０により内部回路の遅延が再評価される（Ｓ１５０）。そして、内部回路遅延評価部２１０は、遅延情報記憶部２２０に記憶されている遅延コードが最新の遅延コードに更新する（Ｓ１６０）。
図１０は、第２の実施例による遅延補償部の一例を示す図である。同図に示すように、外部制御信号としてリードイネーブル信号ＲＥ＃が入力されると、半導体記憶装置１００は、読出しデータをデータ出力部１４０から出力させる。データが出力される間に、内部回路遅延評価部２１０は、リードイネーブル信号ＲＥ＃に応答して動作する内部回路の遅延を再評価し、再評価により得られた遅延情報により遅延情報記憶部２２０の内容を更新する。例えば、図６に示す内部回路２１２において、リードイネーブル信号ＲＥ＃が入力されると、出力ノード２５８から再評価信号ＴＰが出力され、再評価信号ＴＰが遅延コード生成部２１４に入力される。遅延コード生成部２１４は、再評価信号ＴＰに基づき遅延コードを生成し、この遅延コードにより遅延情報記憶部２２０の内容を更新する。
このように第２の実施例によれば、常に変化し得る動作環境において最新の遅延評価により得られた遅延情報で更新することにより、最適な遅延補償を保証することができる。
次に、本発明の第３の実施例について説明する。第３の実施例では、半導体記憶装置１００が動作温度に関する温度情報を検出する機能（例えば、温度センサー等）を備えている場合、検出された温度情報に基づき遅延情報を校正する。好ましい態様では、遅延情報校正部は、動作温度と遅延時間との相関関係を規定したテーブルまたは関係式に保持し、内部回路遅延評価部２１０によって得られた遅延情報を校正する。
図１１に、遅延補償動作の好ましい例を示す。遅延情報校正部は、内部回路の遅延評価が行われた後の期間ｔ２において、コマンドに基づく動作が行われている期間を利用し、その間に、温度情報を検出し、検出した温度に基づき遅延情報の温度補償を行う。タイミング調整部２３０は、好ましくは、温度補償された遅延情報に基づきデータ出力部１４０のタイミングを調整する。このように第３の実施例によれば、データ出力する前に温度情報に基づき遅延情報を校正することで、データ出力部１４０のタイミングの温度補償を行うことができる。
半導体記憶装置１００の好ましい例としてＮＡＮＤ型フラッシュメモリを用いることができる。図１２は、本実施例に係るフラッシュメモリの構成を示す図である。フラッシュメモリ３００は、複数のメモリセルが行列状に配列されたメモリアレイ３１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ３２０と、入出力バッファ３２０からのアドレスデータを受け取るアドレスレジスタ３３０と、入出力バッファ１２０からのコマンドや外部からの制御信号を受け取り、各部を制御する制御部３４０と、遅延補償部３５０と、アドレスレジスタ３３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路３６０と、ワード線選択回路３６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路３７０と、アドレスレジスタ３３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路３７０内のデータの選択等を行う列選択回路３８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路３９０とを含んで構成される。
メモリアレイ３１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたビット線側選択トランジスタと、他方の端部に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
フラッシュメモリ３００において、読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線に正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
遅延補償部３５０は、フラッシュメモリ３００において、コマンドやアドレス等のデータが入力される間に内部回路の遅延を評価し、評価結果である遅延情報を記憶部に記憶し、メモリアレイの選択メモリセルからデータの読出しが行われた後、入出力バッファ３２０から読出しデータを出力するときに、その出力タイミングを遅延情報に基づき調整する。図１３は、フラッシュメモリ３００の読出し動作時の波形を示している。４００は、コマンドやアドレス等のデータが入力される期間を示している。チップイネーブル信号ＣＥ＃がＬレベルになり、コマンドラッチイネーブ信号がＨレベルの期間に、ライトイネーブル信号ＷＥ＃の立ち上がりエッジに応答して入出力バッファ３２０にコマンドが取り込まれ、その後、アドレスラッチイネーブル信号ＡＬＥがＨレベルの期間に、ライトイネーブル信号ＷＥ＃の立ち上がりエッジに応答して入出力バッファ３２０にアドレスが取り込まれ、その後、再度、読出しのためのコマンドが取り込まれる。
これらのデータの入力が行われる期間中に、フラッシュメモリ３００の内部回路の遅延が評価され、その評価結果である遅延情報が記憶部に記憶される。外部制御信号であるライトイネーブル信号ＷＥ＃のクロック動作に応じて、複数の評価結果が得られたとき、最新の評価結果が記憶部に記憶される。
メモリアレイからデータの読出しが行われている期間、ビジー信号が出力され、その後、４１０で示される期間においてデータの出力が行われる。リードイネーブル信号ＲＥ＃の立下りエッジに応答して入出力バッファ３２０に保持された読出しデータがＩ／Ｏ端子を介して出力される。遅延補償部３５０は、評価された遅延情報に基づき、入出力バッファ３２０の出力タイミングを調整し、チップの動作環境に依存することなく読出しデータを遅延補償し、リードイネーブル信号ＲＥ＃の立下りエッジに応答して出力されることを可能にする。これにより、リードイネーブル信号ＲＥ＃の周波数が高くなっても、それに対応する読出しが可能になる。
なお、ここでは読出し動作を例示したが、プログラム動作において、コマンド、アドレス、プログラムデータ等が入力されるときに、あるいは消去動作において、コマンド、アドレスが入力されるとき、内部回路の遅延を評価し、その評価結果である遅延情報を記憶するようにしてもよい。この場合、既に遅延情報が記憶されている場合には、最新の遅延情報に更新される。
また、ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型と同様に、外部制御信号を利用してコマンド、アドレス等を入力するものであり、本発明は、ＮＯＲ型フラッシュメモリにも適用することができる。図１４は、ＮＯＲ型フラッシュメモリの読出し動作時の波形を示している。４２０は、コマンドやアドレス等のデータが入力される期間を示している。チップイネーブル信号ＣＥ＃がＬレベルに遷移されている間に、クロック信号ＣＬＫの立ち上がりエッジに応答してアドレスが入力される。遅延補償部３５０は、アドレスが入力されている期間中に内部回路の遅延を評価する。次に、メモリアレイから選択メモリセルのデータ読み出され、この間、レディ信号がＨレベルとなる。レディ信号がＬレベルに遷移し、アウトプットイネーブル信号ＯＥ＃がＬレベルの間、クロック信号ＣＬＫの立ち上がりエッジに応答して読出しデータが出力される。このとき、最初の出力データの出力タイミングが遅延情報に基づき調整される。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：半導体記憶装置 １１０：データ入力部
１２０：選択部 １３０：メモリアレイ部
１４０：データ出力部 １５０：信号受取部
１６０：制御部 １６２：読書き制御部
１６４：遅延補償部 ２００：外部制御信号検出部
２１０：内部回路遅延評価部 ２２０：遅延情報記憶部
２３０：タイミング調整部 ３００：フラッシュメモリ
３１０：メモリアレイ ３２０：入出力バッファ
３３０：アドレスレジスタ ３４０：制御部
３５０：ワード線選択回路 ３６０：ページバッファ／センス回路
３７０：列選択回路 ３８０：内部電圧発生回路

Claims (12)

  1. 外部制御信号に応答して入力データを受け取るデータ入力手段と、
    前記入力データが受け取られている間に、外部制御信号に応じて動作可能な内部回路の遅延時間を評価し、評価により得られた遅延情報を記憶手段に記憶する遅延評価手段と、
    複数のメモリ素子を含むメモリアレイと、
    外部制御信号に応答して前記メモリアレイから読み出されたデータを出力するデータ出力手段と、
    前記記憶手段に記憶された遅延情報に基づき前記データ出力手段の出力タイミングを調整するタイミング調整手段と、
    を含む半導体記憶装置。
  2. 前記遅延評価手段はさらに、前記データ出力手段がデータを出力する間に、内部回路の遅延時間を評価し、当該評価により得られた遅延情報により前記記憶手段に記憶された遅延情報を更新する、請求項１に記載の半導体記憶装置。
  3. 半導体記憶装置はさらに、動作温度に関する温度情報を検出する検出手段を含み、
    前記遅延評価手段は、前記温度情報に基づき前記遅延情報を校正する校正手段を含む、請求項１または２に記載の半導体記憶装置。
  4. 前記内部回路は、遅延時間を表すパルス信号を生成するためのＲＣ遅延素子を含む、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  5. 前記遅延評価手段は、前記内部回路から出力されるパルス信号に基づき遅延コードを生成する遅延コード生成手段を含み、生成された遅延コードが前記遅延情報として前記記憶手段に記憶される、請求項４に記載の半導体記憶装置。
  6. 前記タイミング調整手段は、前記遅延情報に基づき前記データ出力手段のＲＣ遅延を調整する、請求項１または２に記載の半導体記憶装置。
  7. 前記タイミング調整手段は、前記遅延情報に基づき前記データ出力手段のゲート遅延を調整する、請求項１または２に記載の半導体記憶装置。
  8. 前記外部制御信号は、前記データ入力手段にデータを取り込むためのライトイネーブル信号である、請求項１ないし７いずれか１つに記載の半導体記憶装置。
  9. 前記外部制御信号は、前記データ出力手段からデータを出力するためのリードイネーブル信号である、請求項１ないし７いずれか１つに記載の半導体記憶装置。
  10. 前記入力データは、コマンドである、請求項１に記載の半導体記憶装置。
  11. 前記入力データは、読出しに関するコマンドであり、前記タイミング調整手段は、前記データ出力手段が読出しデータを出力するときのタイミングを調整する、請求項１または１０に記載の半導体記憶装置。
  12. 半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである、請求項９ないし１１いずれか１つに記載の半導体記憶装置。
JP2016170625A 2016-09-01 2016-09-01 半導体記憶装置 Active JP6171066B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016170625A JP6171066B1 (ja) 2016-09-01 2016-09-01 半導体記憶装置
TW106122204A TWI645409B (zh) 2016-09-01 2017-07-03 半導體記憶裝置
CN201710611353.9A CN107799134B (zh) 2016-09-01 2017-07-25 半导体存储装置
KR1020170102599A KR102006971B1 (ko) 2016-09-01 2017-08-11 반도체 기억장치
US15/692,381 US10297295B2 (en) 2016-09-01 2017-08-31 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016170625A JP6171066B1 (ja) 2016-09-01 2016-09-01 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP6171066B1 true JP6171066B1 (ja) 2017-07-26
JP2018037129A JP2018037129A (ja) 2018-03-08

Family

ID=59384405

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016170625A Active JP6171066B1 (ja) 2016-09-01 2016-09-01 半導体記憶装置

Country Status (5)

Country Link
US (1) US10297295B2 (ja)
JP (1) JP6171066B1 (ja)
KR (1) KR102006971B1 (ja)
CN (1) CN107799134B (ja)
TW (1) TWI645409B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102632452B1 (ko) * 2016-10-17 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6550502B1 (ja) * 2018-05-10 2019-07-24 ウィンボンド エレクトロニクス コーポレーション 固有データ生成装置、半導体装置および認証システム
US10504581B1 (en) * 2018-06-26 2019-12-10 Nanya Technology Corporation Memory apparatus and operating method thereof
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法
JP7332406B2 (ja) 2019-09-13 2023-08-23 キオクシア株式会社 メモリシステム
US11726721B2 (en) * 2020-09-09 2023-08-15 Samsung Electronics Co., Ltd. Memory device for adjusting delay on data clock path, memory system including the memory device, and operating method of the memory system
JP7043578B1 (ja) * 2020-12-18 2022-03-29 華邦電子股▲ふん▼有限公司 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508335A (ja) * 2007-12-27 2011-03-10 インディリンクス カンパニー．， リミテッド． 読み出し信号タイミングを調整するフラッシュメモリ装置およびフラッシュメモリ装置の読み出し制御方法
JP2015007989A (ja) * 2014-08-06 2015-01-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその調整方法並びにデータ処理システム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US6665624B2 (en) * 2001-03-02 2003-12-16 Intel Corporation Generating and using calibration information
JP4125138B2 (ja) 2003-01-09 2008-07-30 株式会社日立製作所 半導体試験装置
KR100532973B1 (ko) * 2004-04-30 2005-12-01 주식회사 하이닉스반도체 메모리 장치의 데이타 출력 드라이버 제어 장치
JP4416580B2 (ja) * 2004-06-28 2010-02-17 株式会社リコー 遅延制御装置
TWI295425B (en) 2005-04-01 2008-04-01 Integrated Circuit Solution Inc High access speed flash controller
CN1933015A (zh) * 2005-09-13 2007-03-21 株式会社瑞萨科技 半导体集成电路器件
KR100808052B1 (ko) * 2005-09-28 2008-03-07 주식회사 하이닉스반도체 반도체 메모리 장치
JP2007141383A (ja) * 2005-11-18 2007-06-07 Elpida Memory Inc 半導体記憶装置
JP2007128646A (ja) 2006-12-19 2007-05-24 Renesas Technology Corp 半導体記憶装置
JPWO2010137330A1 (ja) * 2009-05-27 2012-11-12 パナソニック株式会社 遅延調整装置、遅延調整方法
KR101110819B1 (ko) * 2009-11-30 2012-03-13 주식회사 하이닉스반도체 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법
WO2012021380A2 (en) 2010-08-13 2012-02-16 Rambus Inc. Fast-wake memory
US8897084B2 (en) * 2011-09-08 2014-11-25 Apple Inc. Dynamic data strobe detection
KR101861184B1 (ko) * 2011-11-02 2018-05-28 삼성전자주식회사 스토리지의 동작 성능 조절방법 및 그에 따른 반도체 저장장치
US9275706B2 (en) * 2013-02-28 2016-03-01 Sandisk Technologies Inc. Auto-calibration for high speed input/output
KR102138110B1 (ko) * 2013-10-04 2020-07-27 삼성전자주식회사 플래시 메모리를 기반으로 하는 저장 장치 및 그것의 동작 방법
US9697145B2 (en) 2015-06-12 2017-07-04 Apple Inc. Memory interface system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508335A (ja) * 2007-12-27 2011-03-10 インディリンクス カンパニー．， リミテッド． 読み出し信号タイミングを調整するフラッシュメモリ装置およびフラッシュメモリ装置の読み出し制御方法
JP2015007989A (ja) * 2014-08-06 2015-01-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその調整方法並びにデータ処理システム

Also Published As

Publication number Publication date
CN107799134B (zh) 2021-04-27
US20180061462A1 (en) 2018-03-01
KR20180025811A (ko) 2018-03-09
JP2018037129A (ja) 2018-03-08
KR102006971B1 (ko) 2019-09-06
TW201822208A (zh) 2018-06-16
TWI645409B (zh) 2018-12-21
CN107799134A (zh) 2018-03-13
US10297295B2 (en) 2019-05-21

Similar Documents

Publication Publication Date Title
JP6171066B1 (ja) 半導体記憶装置
US7710791B2 (en) Input circuit of a non-volatile semiconductor memory device
KR101586325B1 (ko) 트림 회로 및 이를 포함하는 반도체 메모리 장치
US8208336B2 (en) Fuse circuit and semiconductor device having the same
KR101039884B1 (ko) 불휘발성 메모리 소자 및 이의 동작 방법
JPS63285800A (ja) 半導体メモリ装置
JP5099674B2 (ja) 半導体集積回路
US8687423B2 (en) Nonvolatile memory device and method of operating the same
US8310890B2 (en) Semiconductor memory device and method of testing the same
JP4919775B2 (ja) 不揮発性半導体記憶装置
US11075174B2 (en) Semiconductor device
JP2010015650A (ja) 半導体記憶装置
US7877667B2 (en) Semiconductor memory
US7715251B2 (en) Memory access strobe configuration system and process
KR20010086264A (ko) 반도체 기억 장치
JP2003157690A (ja) フラッシュメモリ装置
US9672937B2 (en) Semiconductor device
US6628559B2 (en) Semiconductor memory device having refreshing function
KR102167831B1 (ko) 메모리 디바이스 및 그의 테스트 읽기 쓰기 방법
US20150269982A1 (en) Wordline pulse duration adaptation in a data storage apparatus
KR100337206B1 (ko) 모드 레지스터 세팅장치
US11823735B2 (en) Semiconductor device
KR100892342B1 (ko) 안정적 데이터 액세스를 위한 반도체 메모리 장치
JP2022051277A (ja) メモリシステムおよび制御方法
KR101053702B1 (ko) 불휘발성 메모리 장치

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170703

R150 Certificate of patent or registration of utility model

Ref document number: 6171066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250