JP2022051277A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】信号の品質の向上を図ることができるメモリシステムおよび制御方法を提供することである。【解決手段】実施形態のメモリシステムは、半導体記憶装置と、コントローラとを持つ。前記半導体記憶装置は、出力トランジスタと、前記出力トランジスタの電流の大きさを変更する回路とを有する。前記コントローラは、前記半導体記憶装置から前記出力トランジスタを介して出力される信号を受信し、受信した前記信号のレベルに基づいて前記回路を制御する。【選択図】図１

Description

本発明の実施形態は、メモリシステムおよび制御方法に関する。

送信する信号のデューティ比を調整可能な半導体集積回路が知られている。送信する信号は優先ところで、半導体集積回路が送信する信号について、立ち上がりや立ち下がりのタイミングを含めた信号の品質の向上が期待されている。

米国特許出願公開第２０１９／０１０９５８４号明細書 特許第６３２２７０１号公報 米国特許出願公開第２０２０／０１０６６５０号明細書

本発明が解決しようとする課題は、信号の品質の向上を図ることができるメモリシステムおよび制御方法を提供することである。

実施形態のメモリシステムは、半導体記憶装置と、コントローラとを持つ。前記半導体記憶装置は、出力トランジスタと、前記出力トランジスタの電流の大きさを変更する回路とを有する。前記コントローラは、前記半導体記憶装置から前記出力トランジスタを介して出力される信号を受信し、受信した前記信号のレベルに基づいて前記回路を制御する。

実施形態のメモリシステムの構成を示すブロック図。 実施形態のドライブストレングス切替回路の構成の第１の例を示す図。 実施形態のドライブストレングス切替回路の構成の第２の例を示す図。 実施形態のドライブストレングス切替回路の構成の第３の例を示す図。 実施形態のＮＡＮＤ ＰＨＹの構成を示すブロック図。 実施形態の制御回路の構成を示す図。 実施形態のメモリシステムの動作の一例を示すタイミングチャート。 実施形態の受信部が信号受信回路から受信するリードＤＱＳおよびリードＤＱの一例を示す図。 実施形態のリードＤＱＳおよびリードＤＱの波形の一例を示す図。 実施形態のメモリシステムの処理フローを示す図。 第１変形例のメモリシステムの構成を示すブロック図。 第２変形例のメモリシステムの構成を示すブロック図。

以下、実施形態のメモリシステムおよび制御方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば任意の情報）である。

本明細書では「読み出し」を「リード」と称する場合があり、「書き込み」を「ライト」と称する場合がある。また本明細書で「書き込む」、「記憶する」、「保存する」は互いに同じ意味で用いられている。このためこれら用語は互いに読み替え可能である。本明細書で「接続」とは、機械的な接続に限定されず、電気的な接続を含む。本明細書で「取得」とは、外部から情報を得る場合に限定されず、自ら算出する場合も含む。

メモリシステムは、ＮＡＮＤ装置と、ＮＡＮＤ装置を制御するメモリコントローラとを備える。メモリコントローラが備える回路であるＮＡＮＤ ＰＨＹは、メモリコントローラからＮＡＮＤ装置へ送信される信号のデューティ(Duty)および位相を補正可能に構成される。「位相」は、パルス状の信号のエッジの立ち上がり（または立ち下がり）のタイミングに対応する。

メモリシステムにおいてデータを読み出す場合、各ビットに対応する複数の信号が、ＮＡＮＤ装置から複数の配線を介してメモリコントローラに並行して出力される。この場合、各ビットに対応するデータを記憶している各半導体素子の、ＮＡＮＤ装置における位置によって、各信号が伝播されるメモリコントローラまでの配線など条件が異なる。つまり、ＮＡＮＤ装置において各信号を出力する各半導体装置の位置に応じて、各半導体素子に対する負荷条件が異なる。その結果、メモリコントローラがＮＡＮＤ装置から並行して受信する複数の信号のタイミングにばらつきが生じてしまう。

そこで、実施形態のメモリシステムは、データを読み出す場合に、ＮＡＮＤ装置において各信号を出力する半導体素子の出力電流を調整する。これにより、ＮＡＮＤ装置の出力インピーダンスを変更することができ、コントローラが受信する信号のタイミングが変更される。従って、メモリコントローラがＮＡＮＤ装置から並行して受信する複数の信号のタイミングのばらつきを低減することができる。以下、このようなメモリシステムについて説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。

＜実施形態＞
（メモリシステムの全体構成）
図１は、実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、例えば１つのストレージデバイスであり、ホスト装置２と接続される。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などにおける、メモリシステム１を制御する装置である。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求および／またはライト要求）を発行することができる。

メモリシステム１は、例えば、メモリコントローラ１０と、複数のＮＡＮＤ装置２０（図１では１つのみ図示）とを備える。メモリコントローラ１０は、「コントローラ」の一例である。各ＮＡＮＤ装置２０は、「半導体記憶装置」の一例である。

（メモリコントローラの構成）
メモリコントローラ１０は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ＣＰＵ（Central Processing Unit）１４、ＥＣＣ（Error Correcting Code）回路１５、およびＮＡＮＤインターフェース回路（ＮＡＮＤＩ／Ｆ）１６を備える。メモリコントローラ１０が備えるこれらは、バス１７で互いに接続される。例えば、メモリコントローラ１０は、これらが１つのチップに纏められたＳｏＣ（System on a Chip）で構成される。ただし、これら構成の一部は、メモリコントローラ１０の外部に設けられてもよい。ＲＡＭ１２、ＲＯＭ１３、ＣＰＵ１４、およびＥＣＣ回路１５のうち１つ以上は、ＮＡＮＤＩ／Ｆ１６の内部に設けられてもよい。

ホストＩ／Ｆ１１は、ＣＰＵ１４による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２との間のデータ転送の制御を実行する。

ＲＡＭ１２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１２は、ホスト装置２とＮＡＮＤ装置２０との間のデータ転送のためのバッファとして機能する。ＲＡＭ１２は、ＣＰＵ１４にワークエリアを提供する。ＲＡＭ１２には、メモリシステム１の動作時に、ＲＯＭ１３に記憶されているファームウェア（プログラム）がロードされる。

ＣＰＵ１４は、ハードウェアプロセッサの一例である。ＣＰＵ１４は、例えばＲＡＭ１２にロードされたファームウェアを実行することで、メモリコントローラ１０の動作を制御する。例えば、ＣＰＵ１４は、ＮＡＮＤ装置２０に対するデータの書き込み、読み出し、および消去に関する動作を制御する。

ＥＣＣ回路１５は、ＮＡＮＤ装置２０への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１５は、ＮＡＮＤ装置２０から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。

ＮＡＮＤＩ／Ｆ１６は、ＣＰＵ１４による制御の下で、ＲＡＭ１２とＮＡＮＤ装置２０との間のデータ転送の制御を実行する。本実施形態では、ＮＡＮＤＩ／Ｆ１６は、複数のチャネルＣｈ（図１では１つのみ図示）を有する。ＮＡＮＤＩ／Ｆ１６は、例えば、チャネルＣｈの数に応じた複数のＮＡＮＤ ＰＨＹ３０を含む。

ＮＡＮＤ ＰＨＹ３０は、ＮＡＮＤＩ／Ｆ１６の送受信回路の一部である物理層である。ＮＡＮＤ ＰＨＹ３０は、メモリコントローラ１０からＮＡＮＤ装置２０に送信されるデジタル信号を電気信号に変換する。ＮＡＮＤ ＰＨＹ３０は、変換した電気信号を、メモリコントローラ１０とＮＡＮＤ装置２０との間の伝送線路Ｌ（図１には伝送線路Ｌの一部のみ図示）を通じてＮＡＮＤ装置２０に送信する。ＮＡＮＤ ＰＨＹ３０は、ＮＡＮＤ装置２０から送信された電気信号を、伝送線路Ｌを通じて受信する。伝送線路Ｌは、差動伝送線路として設けられ得る。ＮＡＮＤ ＰＨＹ３０は、受信した電気信号をデジタル信号に変換する。ＮＡＮＤ ＰＨＹ３０の内部構成の詳細は、後述する。ＮＡＮＤ ＰＨＹ３０は、「半導体集積回路」の一例である。

図１に示すように、ＮＡＮＤ ＰＨＹ３０とＮＡＮＤ装置２０との間で送受信される信号は、データ信号（ＤＱ）、データストローブ信号（ＤＱＳ）、チップイネーブル信号（ＣＥＢ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、および不図示のライトプロテクト信号（ＷＰ）などを含む。これら信号は、個別の伝送線路Ｌを介して送受信される。データ信号（ＤＱ）は並列に送信される信号として設けられ得る。データストローブ信号（ＤＱＳ）、ライトイネーブル信号（ＷＥＢ）、およびリードイネーブル信号（ＲＥＢ）の各々は、差動信号でもよい。

データ信号（ＤＱ）は、ＮＡＮＤ装置２０への書き込み対象のデータ（以下「ライトデータ」と称する）の内容を示す信号、ＮＡＮＤ装置２０からの読み出し対象のデータ（以下「リードデータ」と称する）の内容を示す信号、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号などを含む。データ信号（ＤＱ）は、例えば８ビットを単位として、互いに独立した８本の伝送線路Ｌを介して送受信される。本実施形態では、データ信号（ＤＱ）であるライトデータおよびリードデータを、それぞれ「ライトＤＱ」および「リードＤＱ」と称する場合がある。

データストローブ信号（ＤＱＳ）は、データ信号（ＤＱ）に対応するストローブ信号である。データストローブ信号（ＤＱＳ）としては、ライトＤＱに対応するライトデータストローブ信号（以下「ライトＤＱＳ」と称する）と、リードＤＱに対応するリードデータストローブ信号（以下「リードＤＱＳ」と称する）とがある。

ライトＤＱＳは、ライトＤＱとともにＮＡＮＤ ＰＨＹ３０からＮＡＮＤ装置２０に出力され、ＮＡＮＤ装置２０内でライトデータの読み取りに用いられる。ライトＤＱＳは、ライトＤＱの出力に応じて出力される信号であり、トグル信号（“Ｌ”（“Ｌｏｗ”）レベルと“Ｈ”（“Ｈｉｇｈ”）レベルとが交互に繰り返される信号）を含む。

リードＤＱＳは、リードＤＱとともにＮＡＮＤ装置２０からＮＡＮＤ ＰＨＹ３０に出力され、ＮＡＮＤ ＰＨＹ３０内でリードデータの読み取りに用いられる。リードＤＱＳは、リードＤＱの出力に応じて出力される信号であり、トグル信号を含む。実施形態では、リードＤＱＳは、ＮＡＮＤ ＰＨＹ３０からＮＡＮＤ装置２０に出力される源振信号（リードデータストローブ源振信号）に基づいてＮＡＮＤ装置２０内で生成され、ＮＡＮＤ装置２０からＮＡＮＤ ＰＨＹ３０に出力される。これについては後述する。

チップイネーブル信号（ＣＥＢ）は、複数のＮＡＮＤ装置２０の中からアクセス対象のＮＡＮＤ装置２０の選択を可能にし、ＮＡＮＤ装置２０を選択する際にアサートされる。チップイネーブル信号（ＣＥＢ）は、アクティブ“Ｌ”の信号であり、例えば“Ｌ”レベルでアサートされる。コマンドラッチイネーブル信号（ＣＬＥ）は、ＮＡＮＤ ＰＨＹ３０からＮＡＮＤ装置２０に出力されるコマンドを、ＮＡＮＤ装置２０内のコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号（ＡＬＥ）は、ＮＡＮＤ ＰＨＹ３０からＮＡＮＤ装置２０に出力されるアドレスを、ＮＡＮＤ装置２０内のアドレスレジスタにラッチすることを可能にする。コマンドラッチイネーブル信号（ＣＬＥ）およびアドレスラッチイネーブル信号（ＡＬＥ）は、アクティブ“Ｈ”の信号であり、例えば“Ｈ”レベルでアサートされる。

ライトイネーブル信号（ＷＥＢ）は、ＮＡＮＤ装置２０にデータ（例えばコマンドまたはアドレス）を送受信することを可能にする。リードイネーブル信号（ＲＥＢ）は、ＮＡＮＤ装置２０からデータを読み出すことを可能にする。本実施形態では、リードイネーブル信号（ＲＥＢ）は、リードＤＱＳの元になるトグル信号であるリードデータストローブ源振信号を含むことができる。これについては後述する。リードイネーブル信号（ＲＥＢ）は、リードＤＱを受信するために出力される信号である。ライトプロテクト信号ＷＰは、書き込みおよび消去を禁止する際にアサートされる信号である。

（ＮＡＮＤ装置の構成）
ＮＡＮＤ装置２０は、例えば、図１に示すように、切替制御回路３、メモリセルアレイ２１、ロジック制御回路２２、入出力回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、およびセンスアンプ２９を備える。

メモリセルアレイ２１は、ワード線およびビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含み、データを不揮発に記憶する。

ロジック制御回路２２は、ＮＡＮＤ ＰＨＹ３０からチップイネーブル信号（ＣＥＢ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、およびライトプロテクト信号（ＷＰ）などを受信する。

本実施形態では、ＮＡＮＤ ＰＨＹ３０からロジック制御回路２２に出力されるリードイネーブル信号（ＲＥＢ）は、リードＤＱＳの元となるトグル信号であるリードデータストローブ源振信号（ＲＥＳＳ）（以下「源振信号ＲＥＳＳ」と称する）を含む。ロジック制御回路２２は、受信した源振信号ＲＥＳＳを入出力回路２３に出力する。

入出力回路２３は、入出力回路２３とＮＡＮＤ ＰＨＹ３０との間で、データ信号（ＤＱ）およびデータストローブ信号（ＤＱＳ）を送受信する。例えば、入出力回路２３は、ライトイネーブル信号（ＷＥＢ）に基づいてデータ信号（ＤＱ）内のコマンドおよびアドレスを確定させ、確定させたコマンドおよびアドレスをレジスタ２４に転送する。入出力回路２３は、ＮＡＮＤ ＰＨＹ３０からライトＤＱおよびライトＤＱＳを受信し、ライトＤＱＳを用いてライトデータを読み取り、読み取ったライトデータをセンスアンプ２９に出力する。

入出力回路２３は、リードデータをセンスアンプ２９から受信する。入出力回路２３はロジック制御回路２２から受信する源振信号ＲＥＳＳを動作クロックとして用いて、受信したリードデータからリードＤＱを生成する。さらに、入出力回路２３は、源振信号ＲＥＳＳを動作クロックとして用いて、リードＤＱＳを生成する。入出力回路２３は、生成したリードＤＱおよびリードＤＱＳをＮＡＮＤ ＰＨＹ３０に出力する。

入出力回路２３は、図１に示すように、ドライブストレングス切替回路２３ａを備える。ドライブストレングス切替回路２３ａは、ＮＡＮＤ装置２０からメモリコントローラ１０へリードＤＱを出力する入出力回路２３の出力段を構成する。ドライブストレングス切替回路２３ａは、メモリコントローラ１０へリードＤＱを出力する場合のメモリコントローラ１０への出力電流の大きさを切り替える。例えば、メモリコントローラ１０とＮＡＮＤ装置２０との間でリードＤＱを伝送する伝送線路Ｌが互いに独立した８本の伝送線路である場合、ドライブストレングス切替回路２３ａは、メモリコントローラ１０による制御の下、それら８本の伝送線路を介してリードＤＱをメモリコントローラ１０へ出力する場合の出力電流の大きさを切り替える。ここで、出力電流を変更するためのドライブストレングス切替回路２３ａの具体的な構成について説明する。

（ドライブストレングス切替回路の構成）
図２～図４は、出力電流を変更するためのドライブストレングス切替回路２３ａの構成の例を示す図である。図２～図４に示すドライブストレングス切替回路２３ａは、出力トランジスタと、その出力トランジスタの電流の大きさを変更する変更回路２３１とを備える。変更回路２３１は、メモリコントローラ１０によって制御される。なお、ここでの「制御」は、直接制御することと、間接的に制御することとの両方を含む。すなわち、メモリコントローラ１０が、切替回路２３ａに制御信号を直接出力することによって切替回路２３ａを制御するものであってもよい。また、メモリコントローラ１０が、メモリコントローラ１０とは別の回路や制御装置（例えば、切替制御回路３）に切替回路２３ａを制御する指令を出力し、その指令を受信した回路や制御装置が切替回路２３ａに制御信号を出力することによって切替回路２３ａを制御するものであってもよい。

なお、実施形態では、ＮＡＮＤ装置２０が切替制御回路３を備え、メモリコントローラ１０による制御の下、切替制御回路３がドライブストレングス切替回路２３ａの出力電流の大きさを制御する場合のメモリシステム１について説明する。ただし、切替制御回路３による制御について説明を省略する場合がある。例えば、「ＸＸが切替制御回路３を介してドライブストレングス切替回路２３ａの出力電流の大きさを制御する」と記載した場合であっても、ＸＸが切替制御回路３に指令を出力し、切替制御回路３がドライブストレングス切替回路２３ａに制御信号を出力することによって、ドライブストレングス切替回路２３ａの出力電流の大きさが制御されるものである。

（第１の構成例）
図２は、ドライブストレングス切替回路２３ａの構成の第１の例を示す図である。ドライブストレングス切替回路２３ａは、８ビットのリードＤＱを８つの入力端子ＩＮから入力し、出力電流の大きさを変更された８ビットのリードＤＱを、８つの出力端子ＯＵＴ０～ＯＵＴ７からメモリコントローラ１０に出力する。ドライブストレングス切替回路２３ａは、複数の出力回路２３ｂ０、２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４、２３ｂ５、２３ｂ６および２３ｂ７を備える。以下、出力回路２３ｂ０、２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４、２３ｂ５、２３ｂ６および２３ｂ７を総称して出力回路２３ｂとも呼ぶ。出力回路２３ｂのそれぞれは、入力端子ｉおよび出力端子ｏを備える。これらの入力端子ｉおよび出力端子ｏが、ドライブストレングス切替回路２３ａの８つの入力端子ＩＮおよび８つの出力端子ＯＵＴ０～ＯＵＴ７となる。出力回路２３ｂのそれぞれは、４つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４を備える。各インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４は、電源の電位ＶＤＤとグランドの電位との間に配されている。

インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４のそれぞれは、例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備える。インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４のそれぞれは、出力トランジスタの一例である。インバータＩＮＶ１の入力端子は、出力回路２３ｂ０の入力端子に接続される。インバータＩＮＶ１の出力端子は、出力回路２３ｂ０の出力端子に接続される。インバータＩＮＶ２の入力端子は、スイッチング素子ＳＷ１を介して出力回路２３ｂ０の入力端子に接続される。インバータＩＮＶ２の出力端子は、スイッチング素子ＳＷ２を介して出力回路２３ｂ０の出力端子に接続される。インバータＩＮＶ３の入力端子は、スイッチ素子ＳＷ３を介して出力回路２３ｂ０の入力端子に接続される。インバータＩＮＶ３の出力端子は、スイッチング素子ＳＷ４を介して出力回路２３ｂ０の出力端子に接続される。インバータＩＮＶ４の入力端子は、スイッチング素子ＳＷ５を介して出力回路２３ｂ０の入力端子に接続される。インバータＩＮＶ４の出力端子は、スイッチング素子ＳＷ６を介して出力回路２３ｂ０の出力端子に接続される。スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６のそれぞれは、出力トランジスタの電流の大きさを変更する回路の一例である。スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６のそれぞれは、メモリコントローラ１０によってオン状態またはオフ状態に制御される。メモリコントローラ１０は、コントローラの一例である。

例えば、メモリコントローラ１０がスイッチング素子ＳＷ１およびＳＷ２をオン状態に制御する。この場合、インバータＩＮＶ１に並列にインバータＩＮＶ２が接続される。また、メモリコントローラ１０がスイッチング素子ＳＷ３およびＳＷ４をオン状態に制御する。この場合、インバータＩＮＶ１に並列にインバータＩＮＶ３が接続される。また、メモリコントローラ１０がスイッチング素子ＳＷ５およびＳＷ６をオン状態に制御する。この場合、インバータＩＮＶ１に並列にインバータＩＮＶ４が接続される。インバータＩＮＶ１に並列にインバータＩＮＶ２～ＩＮＶ４の何れか２または３が接続されるように、ＳＷ１～６が制御されてもよい。つまり、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６のそれぞれをオン状態またはオフ状態に制御することによって、並列に接続されるインバータの種類および数を変更することができる。すなわち、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６のそれぞれをオン状態またはオフ状態に制御することによって、出力回路２３ｂ０から出力される出力電流の大きさを変更することができる。なお、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４の接続によって、バイアスが決定される。つまり、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、出力トランジスタのバイアスを設定する回路の一例である。なお、出力回路２３ｂ１～２３ｂ７についても出力回路２３ｂ０と同様に制御される。なお、インバータＩＮＶ１～ＩＮＶ４のそれぞれは、同じ特性であっても異なる特性であってもよい。ここでの特性とは、インバータＩＮＶ１～ＩＮＶ４を構成するトランジスタのゲート幅Ｗとゲート長Ｌとの比（Ｗ／Ｌ）を含む。インバータＩＮＶ１～ＩＮＶ４の並列数を変更することにより、インバータＩＮＶ１のみが動作する場合に比べて出力回路２３ｂ０から出力される出力電流を増加させることができる。よって、インバータＩＮＶ１～ＩＮＶ４のそれぞれを同じ特性にするか異なる特性にするかは、８ビットのリードＤＱ間のスキューによって要求される調整間隔に応じて決定すればよい。

（第２の構成例）
図３は、ドライブストレングス切替回路２３ａ１の構成の第２の例を示す図である。ドライブストレングス切替回路２３ａ１は、８ビットのリードＤＱを入力端子から入力し、出力電流の大きさを変更された８ビットのリードＤＱをメモリコントローラ１０に出力する。ドライブストレングス切替回路２３ａ１は、出力回路２３ｂのそれぞれにおいて、出力回路２３ｂの入力とインバータＩＮＶ１の入力との間にスイッチＳＷ７が設けられ、出力回路２３ｂの出力とインバータＩＮＶ１の出力との間にスイッチＳＷ８が設けられる点で、図２に示したドライブストレングス切替回路２３ａと異なる。

インバータＩＮＶ１の入力端子は、スイッチング素子ＳＷ７を介して出力回路２３ｂ０の入力端子に接続される。インバータＩＮＶ１の出力端子は、スイッチング素子ＳＷ８を介して出力回路２３ｂ０の出力端子に接続される。スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれは、出力トランジスタの電流の大きさを変更する回路の一例である。スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれは、メモリコントローラ１０によってオン状態またはオフ状態に制御される。メモリコントローラ１０は、コントローラの一例である。

例えば、メモリコントローラ１０がスイッチング素子ＳＷ７およびＳＷ８をオン状態に制御する。この場合、出力回路２３ｂ０の入力端子と出力端子との間にインバータＩＮＶ１が接続される。また、メモリコントローラ１０がスイッチング素子ＳＷ１およびＳＷ２をオン状態に制御する。この場合、出力回路２３ｂ０の入力端子と出力端子との間にインバータＩＮＶ２が接続される。また、メモリコントローラ１０がスイッチング素子ＳＷ３およびＳＷ４をオン状態に制御する。この場合、出力回路２３ｂ０の入力端子と出力端子との間にインバータＩＮＶ３が接続される。また、メモリコントローラ１０がスイッチング素子ＳＷ５およびＳＷ６をオン状態に制御する。この場合、出力回路２３ｂ０の入力端子と出力端子との間にインバータＩＮＶ４が接続される。つまり、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれをオン状態またはオフ状態に制御することによって、出力回路２３ｂ０の入力端子と出力端子との間に接続されるインバータを変更することができる。

具体的には、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれをオン状態またはオフ状態に制御することによって、上述の第１の構成例と同様に並列に接続されるインバータの種類および数を変更することができる。また、インバータＩＮＶ１～ＩＮＶ４それぞれを異なる特性のインバータとした場合、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれをオン状態またはオフ状態に制御することによって、インバータの特性を変更することができる。すなわち、メモリコントローラ１０がスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８のそれぞれをオン状態またはオフ状態に制御することによって、出力回路２３ｂ０から出力される出力電流の大きさを変更することができる。なお、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４の接続によって、バイアスが決定される。つまり、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８は、出力トランジスタのバイアスを設定する回路の一例である。なお、出力回路２３ｂ１～２３ｂ７についても出力回路２３ｂ０と同様である。なお、インバータＩＮＶ１～ＩＮＶ４の何れか２または３が接続されるように、スイッチング素子ＳＷ１～８が制御されてもよい。なお、インバータＩＮＶ１～ＩＮＶ４それぞれが同一の特性を有し、ドライブストレングス切替回路２３ａ１は、スイッチング素子ＳＷ１～８が制御されることにより、インバータＩＮＶ１～ＩＮＶ４の並列数が変更されてもよい。

（第３の構成例）
図４は、ドライブストレングス切替回路２３ａ２の構成の第３の例を示す図である。ドライブストレングス切替回路２３ａ２は、出力回路２３ｂ０、２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４、２３ｂ５、２３ｂ６および２３ｂ７を備える。出力回路２３ｂのそれぞれは、例えば、電流源Ｉ１、バッファＢｕｆｆ１、出力段回路Ｏ１を備える。電流源Ｉ１、バッファＢｕｆｆ１、出力段回路Ｏ１は、電源の電位ＶＤＤとグランドの電位との間に配されている。

電流源Ｉ１は、例えば、ＰＭＯＳトランジスタＭ１と、抵抗Ｒ１とを備える。ＰＭＯＳトランジスタＭ１は、後述するＰＭＯＳトランジスタＭ７と共にカレントミラーを構成する。すなわち、ＰＭＯＳトランジスタＭ１は、電流源Ｉ１が流す電流に基づいて出力トランジスタと共にカレントミラーを構成するトランジスタの一例である。また、ＰＭＯＳトランジスタＭ１は、ＰＭＯＳトランジスタＭ２ともカレントミラーを構成する。抵抗Ｒ１は、抵抗値を変更可能な抵抗である。

バッファＢｕｆｆ１は、ＰＭＯＳトランジスタＭ２、Ｍ３、Ｍ４、ＮＭＯＳトランジスタＭ５、Ｍ６を備える。ＰＭＯＳトランジスタＭ２は、電流源Ｉ１が出力する電流をミラーリングして、バッファＢｕｆｆ１のテール電流を設定する。ＰＭＯＳトランジスタＭ２のゲートは、電流源Ｉ１が出力する電流をミラーリングするために、電流源Ｉ１が出力する電流が流れるＰＭＯＳトランジスタＭ１のゲートおよびソースに接続される。ＰＭＯＳトランジスタＭ３、Ｍ４は、バッファＢｕｆｆ１の入力を構成する。ＮＭＯＳトランジスタＭ５、Ｍ６は、バッファＢｕｆｆ１の入力を構成するＰＭＯＳトランジスタＭ３、Ｍ４の負荷を構成する。バッファＢｕｆｆ１をこのように構成し、ＰＭＯＳトランジスタＭ４のゲートをバイアスすることによって、バッファＢｕｆｆ１をシングル入力・シングル出力のバッファとすることができる。バイアスの電位は、電源の電位ＶＤＤとグランドの電位との間の電位（例えば、ＶＤＤ／２）に設定される。

出力段回路Ｏ１は、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ８とを備える。ＰＭＯＳトランジスタＭ７のドレインは、ＮＭＯＳトランジスタＭ８のドレインに接続される。ＰＭＯＳトランジスタＭ７のゲートは、電流源Ｉ１が出力する電流をミラーリングするために、電流源Ｉ１が出力する電流が流れるＰＭＯＳトランジスタＭ１のゲートおよびソースに接続される。ＰＭＯＳトランジスタＭ７は、電流源Ｉ１が出力する電流をミラーリングして、出力段回路Ｏ１におけるバイアスを設定する。ＰＭＯＳトランジスタＭ７は、出力トランジスタの一例である。ＮＭＯＳトランジスタＭ８のゲートには、バッファＢｕｆｆ１から出力される信号が入力される。そして、出力段回路Ｏ１は、ＮＭＯＳトランジスタＭ８のドレインから、バッファＢｕｆｆ１から入力された信号を反転して出力する。

なお、第３の構成例では、ＰＭＯＳトランジスタＭ１は、電流源Ｉ１の一部でもある。出力トランジスタの電流の大きさを変更する回路は、電流源Ｉ１を備える。また、電流源Ｉ１が出力する電流は、メモリコントローラ１０によって電流の大きさが制御される。メモリコントローラ１０は、コントローラの一例である。具体的には、メモリコントローラ１０は、抵抗Ｒ１の抵抗値を変更させることによって、電流源Ｉ１が出力する電流の大きさを制御する。

図１に戻り説明を続ける。レジスタ２４は、コマンドおよびアドレスを保持する。レジスタ２４は、アドレスをロウデコーダ２８およびセンスアンプ２９に転送する。レジスタ２４は、コマンドをシーケンサ２５に転送する。シーケンサ２５は、コマンドを受信し、受信したコマンドに基づくシーケンスに従ってＮＡＮＤ装置２０の全体を制御する。

電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書き込み、読み出し、および消去などの動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。ドライバセット２７は、複数のドライバを含み、レジスタ２４から受信するアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８およびセンスアンプ２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。

ロウデコーダ２８は、レジスタ２４からアドレス中のロウアドレスを受信し、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。

センスアンプ２９は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたリードデータをセンスし、センスしたリードデータを入出力回路２３に転送する。センスアンプ２９は、データの書き込み時には、ビット線を介して書き込まれるライトデータをメモリセルトランジスタに転送する。センスアンプ２９は、レジスタ２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

切替制御回路３は、メモリコントローラ１０による制御の下、ドライブストレングス切替回路２３ａの出力電流の大きさを変更する。例えば、切替制御回路３は、メモリコントローラ１０から、ドライブストレングス切替回路２３ａの出力電流を増加させる指令を受信する。切替制御回路３は、受信した指令に応じてドライブストレングス切替回路２３ａの出力電流を増加させる制御信号を、ドライブストレングス切替回路２３ａに出力する。

（ＮＡＮＤ ＰＨＹの構成）
図５は、ＮＡＮＤ ＰＨＹ３０の構成を示すブロック図である。図５は、ＮＡＮＤ ＰＨＹ３０の中で信号の送受信に関係する回路の一部を抜き出して示している。ＮＡＮＤ ＰＨＹ３０には、信号生成回路Ｃ１、信号受信回路Ｃ２、および制御回路Ｃ４が接続される。信号生成回路Ｃ１、信号受信回路Ｃ２、および制御回路Ｃ４は、例えばそれぞれＮＡＮＤＩ／Ｆ１６に含まれる回路である。ただし、信号生成回路Ｃ１、信号受信回路Ｃ２、制御回路Ｃ４の各々の一部または全部は、ＣＰＵ１４がファームウェアを実行することによって実現されてもよい。信号生成回路Ｃ１、信号受信回路Ｃ２、および制御回路Ｃ４の各々の一部または全部は、ＮＡＮＤ ＰＨＹ３０の一部として設けられてもよい。

ＮＡＮＤ ＰＨＹ３０は、例えば、ＰＬＬ回路３１、第１タイミング調整回路３３０、第１入出力回路４１、第２タイミング調整回路３５０、第２入出力回路４２、第３タイミング調整回路３７０、第３入出力回路５４、およびシーケンサＣ３を備える。実施形態では、説明の便宜上、信号の入力機能または出力機能のうち少なくとも一方を備える回路を「入出力回路」と称している。例えば、第２入出力回路４２は、信号の出力機能のみを有し、信号の入力機能は有しない。

ＰＬＬ（Phase Looked Loop）回路３１は、位相同期回路であり、動作クロックＣＬＫの発振器を含む。ＰＬＬ回路３１は、第１タイミング調整回路３３０の第１入力端子、第２タイミング調整回路３５０の第１入力端子、および第３タイミング調整回路３７０の第１入力端子にそれぞれ接続される。ＰＬＬ回路３１は、生成した動作クロックＣＬＫを、第１タイミング調整回路３３０、第２タイミング調整回路３５０、および第３タイミング調整回路３７０にそれぞれ供給する。

第２タイミング調整回路３５０の第２入力端子には、信号生成回路Ｃ１から、ライトＤＱＳの出力パターンを示す信号（以下「ライトＤＱＳデータ（またはライトＤＱＳデータ信号）」と称する）が入力される。

第１タイミング調整回路３３０の第２入力端子には、信号生成回路Ｃ１から、リードイネーブル信号（ＲＥＢ）の出力パターンを示す信号（以下「ＲＥＢデータ（またはＲＥＢデータ信号）」と称する）が入力される。

第３タイミング調整回路３７０の第２入力端子には、信号生成回路Ｃ１から、ライトＤＱの出力パターンを示す信号（以下「ライトＤＱデータ（またはライトＤＱデータ信号）」と称する）が入力される。

第１タイミング調整回路３３０、第２タイミング調整回路３５０、および第３タイミング調整回路３７０のそれぞれは、ＰＬＬ回路３１から入力される動作クロックＣＬＫに基づき、信号生成回路Ｃ１から入力された信号のタイミング、遅延量、およびデューティ比を調整した信号を生成し、生成した信号を出力する。

具体的には、第１タイミング調整回路３３０は、信号生成回路Ｃ１からＲＥＢデータが入力され、ＲＥＢデータと動作クロックＣＬＫとに基づき、源振信号ＲＥＳＳを含むリードイネーブル信号（ＲＥＢ）を生成する。リードイネーブル信号（ＲＥＢ）は、ＲＥＢデータに対して、タイミング、遅延量、及びデューティ比が調整された信号である。第１タイミング調整回路３３０は、生成したリードイネーブル信号（ＲＥＢ）を、第２入出力回路４２に出力する。リードイネーブル信号（ＲＥＢ）は、後述するように、第２入出力回路４２のドライバ４２ａに出力される。

なお、第２タイミング調整回路３５０および第３タイミング調整回路３７０は、第１タイミング調整回路３３０と同様の構成を備える。そのため、上述の第１タイミング調整回路３３０による調整の説明において、ＲＥＢデータをライトＤＱＳデータに置き換え、リードイネーブル信号（ＲＥＢ）をライトＤＱＳに置き換えることにより、第２タイミング調整回路３５０による信号のタイミング調整を第１タイミング調整回路３３０によるタイミング調整と同様に考えることができる。また、上述の第１タイミング調整回路３３０による調整の説明において、ＲＥＢデータをライトＤＱデータに置き換え、リードイネーブル信号（ＲＥＢ）をライトＤＱに置き換えることにより、第３タイミング調整回路３７０による信号のタイミング調整を第１タイミング調整回路３３０によるタイミング調整と同様に考えることができる。ライトＤＱＳを遅延させることで、ライトＤＱに対するライトＤＱＳのスキューを調整可能である。なお、第２タイミング調整回路３５０の出力は、後述する第１入出力回路４１のドライバ４１ａの入力に接続される。また、第３タイミング調整回路３７０の出力は、後述する第３入出力回路５４のドライバ５４ａの入力に接続される。なお、第１タイミング調整回路３３０、第２タイミング調整回路３５０、および第３タイミング調整回路３７０は、異なる構成を備えてもよい。また、第３タイミング調整回路３７０は、入力された信号（ライトＤＱ）のデューティを調整しなくてもよい。

第１入出力回路４１は、例えば、第１端子４１ｐ、ドライバ４１ａ、およびレシーバ４１ｂを備える。第１端子４１ｐは、例えば、ＮＡＮＤ ＰＨＹ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続されている。ドライバ４１ａおよびレシーバ４１ｂは、第１端子４１ｐを共有している。

ドライバ４１ａは、第１入出力回路４１に入力される信号（ライトＤＱＳ）を、第１端子４１ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。例えば、ドライバ４１ａの制御端子には、信号生成回路Ｃ１からライトＤＱＳアウトプットイネーブル信号（以下「制御信号Ｓ２」と称する）が入力される。ドライバ４１ａは、制御信号Ｓ２が“Ｌ”レベルにある場合に、第２タイミング調整回路３５０から第１入出力回路４１に入力される信号（ライトＤＱＳ）をＮＡＮＤ装置２０に出力可能となる。一方で、ドライバ４１ａは、制御信号Ｓ２が“Ｈ”レベルにある場合に、第１入出力回路４１に入力される信号の出力を抑制する。

レシーバ４１ｂは、ＮＡＮＤ装置２０から伝送線路Ｌおよび第１端子４１ｐを介して第１入出力回路４１に入力された信号（リードＤＱＳ）を受信する。すなわち、ライトＤＱＳおよびリードＤＱＳは、同じ伝送線路Ｌおよび同じ端子４１ｐを介して送受信される。レシーバ４１ｂは、受信したリードＤＱＳを、信号受信回路Ｃ２に出力する。

第２入出力回路４２は、例えば、第２端子４２ｐおよびドライバ４２ａを備える。第２端子４２ｐは、例えばＮＡＮＤ ＰＨＹ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続されている。ドライバ４２ａは、第２入出力回路４２に入力される信号（リードイネーブル信号（ＲＥＢ））を、第２端子４２ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。

第３入出力回路５４は、例えば、第３端子５４ｐ、ドライバ５４ａ、およびレシーバ５４ｂを備える。第３端子５４ｐは、ＮＡＮＤ ＰＨＹ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続される。ドライバ５４ａおよびレシーバ５４ｂは、第３端子５４ｐを共有している。

ドライバ５４ａは、第３入出力回路５４に入力される信号（ライトＤＱ）を、第３端子５４ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。例えば、ドライバ５４ａの制御端子には、信号生成回路Ｃ１からライトＤＱアウトプットイネーブル信号（以下「制御信号Ｓ３」と称する）が入力される。ドライバ５４ａは、制御信号Ｓ３が“Ｌ”レベルにある場合に、第３タイミング調整回路３７０から第３入出力回路５４に入力される信号をＮＡＮＤ装置２０に出力可能となる。一方で、ドライバ５４ａは、制御信号Ｓ３が“Ｈ”レベルにある場合に、第３タイミング調整回路３７０から第３入出力回路５４に入力される信号の出力を抑制する。

レシーバ５４ｂは、ＮＡＮＤ装置２０から伝送線路Ｌおよび第３端子５４ｐを介して第３入出力回路５４に入力された信号（リードＤＱ）を受信する。すなわち、ライトＤＱおよびリードＤＱは、同じ伝送線路Ｌおよび同じ端子５４ｐを介して送受信される。レシーバ５４ｂは、受信したリードＤＱを、信号受信回路Ｃ２に出力する。

信号受信回路Ｃ２は、第１入出力回路４１からリードＤＱＳを受信する。信号受信回路Ｃ２は、第３入出力回路５４からリードＤＱを受信する。信号受信回路Ｃ２は、リードＤＱＳに基づき、リードＤＱからリードデータを読み取る。また、信号受信回路Ｃ２は、受信したリードＤＱＳとリードＤＱを制御回路Ｃ４に出力する。

制御回路Ｃ４は、信号受信回路Ｃ２が受信したリードＤＱＳと、８つのリードＤＱとに基づいて、ＮＡＮＤ装置２０にドライブストレングス切替回路２３ａの出力電流を変更させる指令を出力する。ここで、図６を用いて、制御回路Ｃ４の構成を説明する。図６は、制御回路Ｃ４の構成の一例を示す図である。制御回路Ｃ４は、図６に示すように、受信部Ｃ４ａ、判定部Ｃ４ｂ、生成部Ｃ４ｃ、送信部Ｃ４ｄ、および制御部Ｃ４ｅを備える。

受信部Ｃ４ａは、信号受信回路Ｃ２からリードＤＱＳおよび８つのリードＤＱを受信する。例えば、受信部Ｃ４ａは、ＮＡＮＤ装置２０において源振信号ＲＥＳＳを徐々に遅延させた場合の（すなわちリードＤＱＳを徐々に遅延させた場合の）リードＤＱＳおよびリードＤＱを信号受信回路Ｃ２から受信する。

判定部Ｃ４ｂは、受信部Ｃ４ａが受信したリードＤＱＳに対する８つのリードＤＱの遅延時間を推定し、後述する時間ｔＤＶＷ（Data Valid Window）が所定の時間（閾値の一例）以上であるか否かを判定する。時間ｔＤＶＷは、データ有効ウィンドウの一例である。時間ｔＤＶＷは、記憶回路などで使用されるフリップフロップ回路がデータを正しく受信して出力信号を生成することができるか否かの目安となる時間である。この判定の詳細については、後述する。

生成部Ｃ４ｃは、時間ｔＤＶＷが所定の時間未満であると判定部Ｃ４ｂが判定した場合、８つのリードＤＱのうち、リードＤＱＳに対して最も遅延時間の長いリードＤＱの信号を出力している出力回路２３ｂの出力電流を増加させる指令を生成する。生成部Ｃ４ｃは、生成した指令を制御部Ｃ４ｅに出力する。これにより、リードＤＱＳに対して最も遅延時間の長いリードＤＱに関する時間ｔＤＶＷを長くすることができる。

送信部Ｃ４ｄは、ＮＡＮＤ装置２０にデータを送信する処理部である。制御部Ｃ４ｅは、生成部Ｃ４ｃが生成した指令を、送信部Ｃ４ｄを介してＮＡＮＤ装置２０に出力する。

（書き込み動作と読み出し動作）
図７は、メモリシステム１の動作を示すタイミングチャートである。まず、ＮＡＮＤ装置２０に対するデータの書き込みについて説明する。以下の説明では、時点ｔ１、ｔ２、…、ｔＮ（Ｎは任意の自然数）の順に時間が経過するものとする。

信号生成回路Ｃ１は、時点ｔ１において、アクセス対象のＮＡＮＤ装置２０に関するチップイネーブル信号（ＣＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、チップイネーブル信号（ＣＥＢ）がアサートされ、アクセス対象のＮＡＮＤ装置２０が選択された状態になる。

次に、信号生成回路Ｃ１は、時点ｔ２において、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、コマンドラッチイネーブル信号（ＣＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤ ＰＨＹ３０を介して、データの書き込みを指示するライトコマンドを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、ライトコマンドの送信後、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ３において、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、アドレスラッチイネーブル信号（ＡＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤ ＰＨＹ３０を介して、データの書き込み先アドレスを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、書き込み先アドレスの送信後、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ４において、第１信号路３０ａに入力するライトＤＱＳデータを“Ｈ”レベルから“Ｌ”レベルに遷移させる。信号生成回路Ｃ１からのライトＤＱＳデータは、第２タイミング調整回路３５０に入力される。第２タイミング調整回路３５０は、時点ｔ５から時点ｔ６までの間、入力されるライトＤＱＳデータと動作クロックＣＬＫとに基づき、トグル信号であるライトＤＱＳを生成し、生成したライトＤＱＳを出力する。

第２タイミング調整回路３５０からのライトＤＱＳは、タイミング、遅延量、およびデューティ比が調整されている。第２タイミング調整回路３５０を通過したライトＤＱＳは、第１入出力回路４１に入力される。第１入出力回路４１のドライバ４１ａには、信号の出力を許可する“Ｌ”レベルのライトＤＱＳアウトプットイネーブル信号（制御信号Ｓ２）が信号生成回路Ｃ１から供給されている。これにより、第１入出力回路４１に入力されたライトＤＱＳは、第１端子４１ｐからＮＡＮＤ装置２０へ出力される。

一方で、信号生成回路Ｃ１は、ライトデータを第３タイミング調整回路３７０に入力する。第３タイミング調整回路３７０は、入力されるライトデータと動作クロックＣＬＫとに基づき、ライトＤＱを生成する。第３タイミング調整回路３７０からのライトＤＱは、第３入出力回路５４に入力される。第３入出力回路５４のドライバ５４ａには、信号の出力を許可する“Ｌ”レベルのライトＤＱアウトプットイネーブル信号（制御信号Ｓ３）が信号生成回路Ｃ１から供給されている。これにより、第３入出力回路５４に入力されたライトＤＱは、第３端子５４ｐからＮＡＮＤ装置２０へ出力される。

その後、信号生成回路Ｃ１は、時点ｔ７において、第１信号路３０ａに入力するライトＤＱＳデータを“Ｌ”レベルから“Ｈ”レベルに遷移させる。これにより、データの書き込みに関する一連の動作が終了する。

次に、ＮＡＮＤ装置２０に対するデータの読み出しについて説明する。図７に示す例は、データの書き込み動作で選択されたＮＡＮＤ装置２０が引き続きデータの読み出し対象となる場合を示す。図７に示す例は、データの読み出し動作に関するコマンドおよびアドレスの送信に関してもライトイネーブル信号（ＷＥＢ）が兼用される例である。図７中の矢印は、時点ｔ１１，ｔ１６において制御信号Ｓ２により第１入出力回路４１のドライバ４１ａの状態が切り替えられることを示す。

信号生成回路Ｃ１は、時点ｔ８において、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、コマンドラッチイネーブル信号（ＣＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤ ＰＨＹ３０を介して、データの読み出しを指示するリードコマンドを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、リードコマンドの送信後、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ９において、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、アドレスラッチイネーブル信号（ＡＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤ ＰＨＹ３０を介して、データの読み出し先アドレスを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、読み出し先アドレスの送信後、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ１１において、ライトＤＱＳアウトプットイネーブル信号（制御信号Ｓ２）を“Ｌ”レベルから“Ｈ”レベルに遷移させて、時点ｔ１６までの間、“Ｈ”レベルを維持する。すなわち、制御信号Ｓ２をネゲート状態にすることで、第１入出力回路４１から信号が出力されることを抑制する。これにより、第１入出力回路４１でリードＤＱＳを受信することが可能になる。

次に、信号生成回路Ｃ１は、時点ｔ１２において、第２信号路３０ｂに入力するＲＥＢデータを“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、読み出し動作の準備状態であることがＮＡＮＤ装置２０に通知される。信号生成回路Ｃ１からのＲＥＢデータは、第１タイミング調整回路３３０に入力される。第１タイミング調整回路３３０は、時点ｔ１３から時点ｔ１４までの間、入力されるＲＥＢデータと動作クロックＣＬＫとに基づき、トグル信号である源振信号ＲＥＳＳを生成する。

生成された源振信号ＲＥＳＳは、第１タイミング調整回路３３０において、タイミング、遅延量、およびデューティ比が調整されている。第１タイミング調整回路３３０が出力した源振信号ＲＥＳＳは、第２入出力回路４２に入力される。これにより、第２入出力回路４２に入力された源振信号ＲＥＳＳは、第２端子４２ｐからＮＡＮＤ装置２０へ出力される。

この動作に応じて、ＮＡＮＤ装置２０は、ＮＡＮＤ ＰＨＹ３０の第１端子４１ｐに対してリードＤＱＳを出力するとともに、ＮＡＮＤ ＰＨＹ３０の第３端子５４ｐに対してリードＤＱを出力する。図７に示すように、リードＤＱＳは、源振信号ＲＥＳＳに対して少し遅れた信号となる。第１入出力回路４１は、第１端子４１ｐに入力されたリードＤＱＳを信号受信回路Ｃ２に出力する。第３入出力回路５４は、第３端子５４ｐに入力されたリードＤＱを信号受信回路Ｃ２に出力する。信号受信回路Ｃ２は、入力されるリードＤＱとリードＤＱＳとに基づき、リードデータを読み取る。

その後、信号生成回路Ｃ１は、時点ｔ１５において、第２信号路３０ｂに入力するＲＥＢデータを“Ｌ”レベルから“Ｈ”レベルに遷移させる。これに応じて、リードＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移する。これにより、データの読み出しに関するＮＡＮＤ ＰＨＹ３０からの信号の出力動作が終了する。

上述したデータの読み出し動作が行われる場合、信号生成回路Ｃ１は、ライトＤＱＳデータを“Ｈ”レベルに維持する。時点ｔ１６において、信号生成回路Ｃ１は、“Ｈ”レベルに維持していたライトＤＱＳデータを“Ｌ”レベルに遷移する。

（リードＤＱ間の遅延ばらつきを低減する動作）
メモリシステム１の出荷時に複数のリードＤＱ間の遅延のばらつきに関する検査項目が存在する。この検査項目では、例えば、時間ｔＤＶＷが所定の時間以上であるか否かが判定される。時間ｔＤＶＷが所定の時間以上であると判定した場合には合格、時間ｔＤＶＷが所定の時間未満であると判定した場合には不合格となる。以下に示す複数のリードＤＱ間の遅延ばらつきを低減する動作は、例えば、この検査項目について不合格になったメモリシステム１に対して行われる。これにより、不合格になったメモリシステム１は、その検査項目が合格となり、メモリシステム１の歩留まりが改善される可能性がある。例えば、既知のデータ（例えば、正しいタイミングであれば“Ｈ”レベルが読み出されるデータ）を予めＮＡＮＤ装置２０に書き込んでおく。その後、源振信号ＲＥＳＳの遅延時間を変更することによってリードＤＱＳのタイミングをずらし、既知のデータが正しく読み出せるリードＤＱのタイミングの範囲を特定する。このような動作を実行することによって、複数のリードＤＱ間の遅延ばらつきが求められる。

制御回路Ｃ４は、ＮＡＮＤ装置２０に、源振信号ＲＥＳＳの遅延量を徐々に増加させる調整を行わせる。源振信号ＲＥＳＳの遅延量に対して、比例的に、リードＤＱＳの遅延量が変化する。制御回路Ｃ４がＮＡＮＤ装置２０に源振信号ＲＥＳＳの遅延量を増加させる度に、信号受信回路Ｃ２は、第１入出力回路４１からリードＤＱＳを受信し、第３入出力回路５４からリードＤＱを受信する。信号受信回路Ｃ２は、リードＤＱＳとリードＤＱを受信する度に、受信したリードＤＱＳとリードＤＱを制御回路Ｃ４に出力する。図８は、信号受信回路Ｃ２が受信するリードＤＱＳとリードＤＱの例である。源振信号ＲＥＳＳの各遅延量（図８では遅延量１、２、３、・・・と記載）に対応するリードＤＱＳの各タイミング（図８ではｔ１、ｔ２、ｔ３、・・・と記載）に対して、信号受信回路Ｃ２が受信したリードＤＱの各ビットを読み取った論理値が得られる。

図９は、リードＤＱＳおよびリードＤＱの波形の一例を示す図である。図９では、リードＤＱＳの立ち上がりタイミングに対して最小のスキューとなるリードＤＱ（ＤＱｂｅｓｔ）、その最小のスキュー（ＤＱＳ－ＤＱｂｅｓｔ間Ｓｋｅｗ）、リードＤＱＳの立ち上がりタイミングに対して最大のスキューとなるリードＤＱ（ＤＱｗｏｒｓｔ）、その最大のスキュー（ＤＱＳ－ＤＱｗｏｒｓｔ間Ｓｋｅｗ）、および、時間ｔＤＶＷが示されている。制御回路Ｃ４は、図８に示すリードＤＱＳとリードＤＱから、ＤＱｂｅｓｔとなるリードＤＱ、そのリードＤＱによる最小のスキューであるＤＱＳ－ＤＱｂｅｓｔ間Ｓｋｅｗ、ＤＱｗｏｒｓｔとなるリードＤＱ、そのリードＤＱによる最大のスキューであるＤＱＳ－ＤＱｗｏｒｓｔ間Ｓｋｅｗ、および、時間ｔＤＶＷを求める。図９に示した波形は、例えばオシロスコープなどを利用して得られる波形である。メモリシステム１が、この波形を解析できる機能を有する場合には、得られた波形に対して例えば画像解析処理などを行うことによって、リードＤＱＳの立ち上がりタイミングに対して最小のスキューとなるリードＤＱ、その最小のスキュー、リードＤＱＳの立ち上がりタイミングに対して最大のスキューとなるリードＤＱ、その最大のスキュー、および、時間ｔＤＶＷを求めてもよい。

ここで、図１０を用いて、複数のリードＤＱ間の遅延ばらつきを低減する動作を説明する。図１０は、リードＤＱ間の遅延ばらつきを低減する動作を説明するためのフローチャートである。受信部Ｃ４ａは、信号受信回路Ｃ２からリードＤＱＳおよびリードＤＱを受信する（Ｓ１）。受信部Ｃ４ａは、受信したリードＤＱＳおよびリードＤＱを判定部Ｃ４ｂに出力する。

判定部Ｃ４ｂは、受信部Ｃ４ａからリードＤＱＳおよびリードＤＱを受信する。判定部Ｃ４ｂは、受信したリードＤＱＳに対するリードＤＱの遅延時間を推定する（Ｓ２）。例えば、判定部Ｃ４ｂが受信したリードＤＱＳおよびリードＤＱが図８に示すような結果であったとする。この場合、判定部Ｃ４ｂは、リードＤＱＳの最も早い時刻である時刻ｔ１から昇順で、各時刻で得られたリードＤＱの論理値を判定する。判定部Ｃ４ｂは、時刻ｔ１には“Ｈ”レベルとなったリードＤＱがないと判定する。次に、判定部Ｃ４ｂは、時刻ｔ２において、論理値“Ｈ”レベルとなったＤＱ０がリードＤＱＳの立ち上がりタイミングに対して最小のスキューとなるリードＤＱ（ＤＱｂｅｓｔ）であると特定する。また、判定部Ｃ４ｂは、最小のスキュー（ＤＱＳ－ＤＱｂｅｓｔ間Ｓｋｅｗ）を（ｔ２－ｔ１）と特定する。また、判定部Ｃ４ｂは、リードＤＱＳの最も遅い時刻である時刻ｔ４に論理値“Ｈ”レベルとなったＤＱ７がリードＤＱＳの立ち上がりタイミングに対して最大のスキューとなるリードＤＱ（ＤＱｗｏｒｓｔ）と特定する。また、判定部Ｃ４ｂは、最大のスキュー（ＤＱＳ－ＤＱｗｏｒｓｔ間Ｓｋｅｗ）を（ｔ４－ｔ１）と特定する。さらに、判定部Ｃ４ｂは、ＤＱ０の出力が“Ｌ”レベルとなる直前の“Ｈ”レベルの時刻ｔ３１と時刻ｔ４とから時間ｔＤＶＷを（ｔ３１－ｔ４）と特定する（Ｓ３）。

判定部Ｃ４ｂは、特定した時間ｔＤＶＷを、閾値（所定時間の一例）と比較する。例えば、閾値は、出荷時の時間ｔＤＶＷの検査基準であってもよい。そして、判定部Ｃ４ｂは、比較結果に基づいて、特定した時間ｔＤＶＷが閾値を超えているか否かを判定する（Ｓ４）。

特定した時間ｔＤＶＷが閾値を超えていると判定された場合（Ｓ４においてＹＥＳ）、処理は終了する。また、特定した時間ｔＤＶＷが閾値を超えていないと判定された場合（Ｓ４においてＮＯ）、生成部Ｃ４ｃは、リードＤＱＳに対して最も遅延時間の長いリードＤＱ（図８，９の例ではＤＱ７のリードＤＱ）を出力している出力回路２３ｂの出力電流を増加させる指令を生成する（Ｓ５）。これは、対象の出力回路２３ｂが出力するリードＤＱの遅延時間を短くすることで、時間ｔＤＶＷを長くする目的である。生成部Ｃ４ｃは、生成した指令を制御部Ｃ４ｅに出力する。制御部Ｃ４ｅは、生成部Ｃ４ｃが生成した指令を、送信部Ｃ４ｄを介してＮＡＮＤ装置２０に出力する（Ｓ６）。

ＮＡＮＤ装置２０において、切替制御回路３は、制御回路Ｃ４から指令を受信する。切替制御回路３は、受信した指令が示す出力回路２３ｂを制御して出力電流を増加させる。そして、制御回路Ｃ４は、図１０に示すフローチャートのＳ１の処理を再び行う。なお、図１０に示す処理は、Ｓ４の処理で閾値を超えていると判断するか、Ｓ３の処理で特定した新たな時間ｔＤＶＷが、前回特定した時間ｔＤＶＷから改善されなくなるまで繰り返される。

（利点）
このような構成によれば、複数のリードＤＱ間のタイミングのばらつきを低減することができる。その結果、読み出したデータの信頼性を向上させることができる。また、時間ｔＤＶＷを長くすることができるため、より高速に正確なデータを読み出すことが可能になる。つまり、リード時の信号の品質の向上を図ることができる。

以下に実施形態のいくつかの変形例を示す。

（第１変形例）
図１１は、第１変形例のメモリシステム１ａの構成を示すブロック図である。第１変形例のメモリシステム１ａは、温度センサ４を備える。例えば、温度センサ４は、ＮＡＮＤ装置２０の内部に設けられ、例えば、入出力回路２３に接続される。温度センサ４は、メモリコントローラ１０の内部、メモリシステム１ａの内部の何れか、に設けられてもよい。上述の実施形態のメモリシステム１は、メモリシステム１の出荷時に時間ｔＤＶＷが閾値を超えているか否かを判定し、閾値を超えていない場合に、出力回路２３ｂの出力電流を変更させることによって、リードＤＱの読み取りタイミングを調整するシステムである。それに対して、第１変形例のメモリシステム１ａは、温度センサ４が検出した温度に基づいて出力回路２３ｂの出力電流を変更させるシステムである。

例えば、温度変化による時間ｔＤＶＷへの影響が大きい温度範囲が予め設定される。そして、メモリコントローラ１０は、温度センサ４が検出する温度を、例えば、入出力回路２３を介して監視する。メモリコントローラ１０は、監視した温度が、予め設定した温度範囲の温度であると判定した場合に、制御回路Ｃ４が源振信号ＲＥＳＳの遅延量を徐々に増加させる調整を行う。この調整は、図１０で説明した処理を行えばよい。なお、温度センサ４が検出した温度がメモリシステム１ａの処理のトリガとなる以外は、上述の実施形態のメモリシステム１の処理と同様である。

このような構成によれば、温度変化により時間ｔＤＶＷが変動した場合であっても、複数のリードＤＱ間のタイミングのばらつきを低減することができる。その結果、読み出したデータの信頼性を向上させることができる。また、時間ｔＤＶＷを長くすることができるため、より高速に正確なデータを読み出すことが可能になる。つまり、リード時の信号の品質の向上を図ることができる。

（第２変形例）
図１２は、第２変形例のメモリシステム１ｂの構成を示すブロック図である。第２変形例のメモリシステム１ｂは、電圧検出部５を備える。電圧検出部５は、ＮＡＮＤ装置２０の内部に設けられ、例えば、入出力回路２３に接続される。電圧検出部５は、メモリコントローラ１０の内部、メモリシステム１ｂの内部の何れか、に設けられてもよい。例えば、電圧検出部５は、基準電位に対して固定電圧値を生成する素子を用いることで、対象となる電圧値を検出することが可能となる。電圧検出部５は、ある電圧値を設定し、その電圧よりも低下した場合に検出信号を出力する。メモリコントローラ１０は、例えば、入出力回路２３を介して、電圧検出部５が出力する検出信号を監視する。メモリコントローラ１０は、電圧検出部５が検出信号を検出したと判定した場合に、制御回路Ｃ４が源振信号ＲＥＳＳの遅延量を徐々に増加させる調整を行う。この調整は、図１０で説明した処理を行えばよい。なお、電圧検出部５が検出信号を出力することがメモリシステム１ｂの処理のトリガとなる以外は、上述の実施形態のメモリシステム１，１ａの処理と同様である。

（第３変形例）
上述の実施形態では、制御回路Ｃ４が出力回路２３ｂの出力電流を制御するものとして説明した。しかしながら、出力回路２３ｂの調整後の出力電流を一度設定した後に変更しない場合には、例えば図２～図４のいずれかに示したスイッチング素子ＳＷ１～ＳＷ８および抵抗Ｒ１を、レーザトリミング技術を用いた配線の切断によって、構造的に出力トランジスタの接続を決定するものであってもよい。

このような構成によれば、制御回路Ｃ４を常時動作させる必要がない。その結果、メモリシステム１の出荷後の消費電力を低減させることが可能になる。

以上説明した少なくともひとつの実施形態によれば、メモリシステムは、半導体記憶装置と、コントローラとを持つ。前記半導体記憶装置は、出力トランジスタと、前記出力トランジスタの電流の大きさを変更する回路とを有する。前記コントローラは、前記回路を制御する。このような構成によれば、信号の品質の向上を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、２…ホスト装置、１０…メモリコントローラ（コントローラ）、１１…ホストインターフェース回路、１２…ＲＡＭ、１３…ＲＯＭ、１４…ＣＰＵ、１５…ＥＣＣ回路、１６…ＮＡＮＤインターフェース回路、２０…ＮＡＮＤ装置（半導体記憶装置）、２１…メモリセルアレイ、２２…ロジック制御回路、２３…入出力回路、２３ａ…ドライブストレングス切替回路、２３ｂ…出力回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプ、３０…ＮＡＮＤ ＰＨＹ、３１…ＰＬＬ回路、４１…第１入出力回路、４２…第２入出力回路、５４…第３入出力回路、３３０…第１タイミング調整回路、３５０…第２タイミング調整回路、３７０…第３タイミング調整回路、Ｃ１…信号生成回路、Ｃ２…信号受信回路、Ｃ３…シーケンサ、Ｃ４…制御回路、ＩＮＶ１～ＩＮＶ４…インバータ、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７…ＰＭＯＳトランジスタ、Ｍ５、Ｍ６、Ｍ８…ＮＭＯＳトランジスタ、Ｒ１…抵抗、ＳＷ１～ＳＷ８…スイッチング素子。

Claims (6)

1. 出力トランジスタと、前記出力トランジスタの電流の大きさを変更する回路とを有する半導体記憶装置と、
   前記半導体記憶装置から前記出力トランジスタを介して出力される信号を受信し、受信した前記信号のレベルに基づいて前記回路を制御するコントローラと、
   を備えるメモリシステム。
2. 前記回路は、
   前記出力トランジスタのバイアスを設定する回路であり、
   前記コントローラは、
   前記回路を制御することによって前記バイアスを制御する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、
   ストローブ信号と、前記ストローブ信号に対応する複数のデータ信号とを受信し、前記ストローブ信号と前記複数のデータ信号それぞれとの間の複数の遅延差を検出し、前記複数の遅延差から求められるデータ有効ウィンドウが閾値未満である場合に、前記複数の遅延差のうち遅延差が大きいデータ信号を出力する回路を前記電流が大きくなるように制御する、
   請求項１または請求項２に記載のメモリシステム。
4. 温度を検出する温度センサ、
   を備え、
   前記コントローラは、
   前記温度センサが検出した温度に基づいて、前記回路を制御する、
   請求項１から請求項３の何れか一項に記載のメモリシステム。
5. 前記半導体記憶装置に印加される電圧を検出する検出部、
   を備え、
   前記コントローラは、
   前記検出部が検出した電圧に基づいて、前記回路を制御する、
   請求項１から請求項４の何れか一項に記載のメモリシステム。
6. 電流の大きさを変更可能な出力トランジスタを含む回路を有する半導体記憶装置を備えるメモリシステムの制御方法であって、
   前記半導体記憶装置から前記出力トランジスタを介して出力される信号を受信し、
   受信した前記信号のレベルに基づいて前記回路に含まれる前記出力トランジスタの電流の大きさを制御する、
   制御方法。

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