KR100543197B1 - 데이터 출력드라이버 - Google Patents

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KR100543197B1
KR100543197B1 KR1020030058722A KR20030058722A KR100543197B1 KR 100543197 B1 KR100543197 B1 KR 100543197B1 KR 1020030058722 A KR1020030058722 A KR 1020030058722A KR 20030058722 A KR20030058722 A KR 20030058722A KR 100543197 B1 KR100543197 B1 KR 100543197B1
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Abstract

본 발명은 JEDEC에서 제안한 OCD 조정모드에서 적용할 수 있는 데이터 출력드라이버를 제공하기 위한 것으로, 이를 위해 본 발명의 데이터출력드라이버는 N개의 풀업제어신호 및 풀다운제어신호를 입력받아, 활성화되는 제어신호의 수에 대응하여 출력단을 풀업 또는 풀다운시키는 드라이빙 능력을 선형적으로 증가시키기 위해서 상기 N개의 풀업제어신호중 선택된 풀업제어신호에 의해 턴온되어 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀업드라이버와, 상기 N개의 단위 풀업드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀업용 저항을 구비하는 풀업드라이빙 수단; 및 상기 N개의 풀다운제어신호중 선택된 풀다운제어신호에 의해 턴온되어 풀다운 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀다운드라이버와, 상기 N개의 단위 풀다운드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀다운 저항을 구비하는 풀다운드라이빙 수단을 구비하는 데이터 출력드라이버를 제공한다.
메모리 장치, 데이터 출력버퍼, 풀업 드라이버, 풀다운 드라이버.

Description

데이터 출력드라이버{DATA OUTPUT DRIVER}
도1은 통상적인 메모리 장치와 칩셋간의 데이터 인터페이싱을 나타내는 블럭구성도.
도2는 도1의 메모리 장치에서 종래기술에 의해 데이터를 출력하기 위한 데이터 출력드라이버를 나타내는 회로도.
도3은 개선된 종래기술에 의한 데이터 출력드라이버를 나타내는 회로도.
도4는 디디알 메모리 장치에서 OCD 제어를 위한 데이터출력부를 나타내는 블럭구성도.
도5는 도4에 도시된 데이터 출력드라이버를 나타내는 블럭구성도.
도6a는 본 발명의 바람직한 실시예에 따른 데이터 출력드라이버의 풀업 드라이버를 나타내는 블럭구성도.
도6b는 본 발명의 바람직한 실시예에 따른 데이터 출력드라이버의 풀다운 드라이버를 나타내는 블럭구성도.
도7a는 도6a에 도시된 단위 풀업드라이버를 나타내는 블럭구성도.
도7b는 도6b에 도시된 단위 풀다운드라이버를 나타내는 블럭구성도.
도8a는 본 발명의 바람직한 제2 실시예에 따른 데이터 출력드라이버의 풀업 드라이버를 나타내는 블럭구성도.
도8b는 본 발명의 바람직한 제2 실시예에 따른 데이터 출력드라이버의 풀다운 드라이버를 나타내는 블럭구성도.
도9a는 도8a에 도시된 데이터 출력드라이버의 풀업드라이버를 나타내는 회로도.
도9b는 도8b에 도시된 데이터 출력드라이버의 풀다운드라이버를 나타내는 회로도.
* 도면의 주요부분에 대한 부호 설명 *
210_1 ~ 210_n : 단위 풀업용 드라이버
220_1 ~ 220_n : 단위 풀다운 드라이버
Ru1~ Ru7 : 풀업용 저항
Rd1 ~ Rd7 : 풀다운 저항
MN1 ~ MN5 : 앤모스트랜지스터
MP1 ~ MP5 : 피모스트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디디알 메모리 장치의 OCD(Off Chip Driver)제어에 의해 출력임피던스를 조정할 수 있는 데이터 출력드라이버에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
디디알 메모리 장치의 데이터 전송속도를 보다 더 빠르게 하기 위해 여러가지 새로운 개념이 추가되고 있는데, 세계반도체표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제 안한 디디알2 동기식 메모리 장치의 스펙에서는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다.
OCD 조정 컨트롤은 데이터를 출력하는 출력드라이버의 임피던스를 조정하기 위해 추가적으로 회로를 구비하여, 칩셋등의 외부장치에서 메모리 장치의 출력드라이버에 흐르는 전압 또는 전류를 측정해서 현재 시스템에서 최적이 되는 출력드라이버의 임피던스를 찾고, 찾은 임피던스가 되도록 메모리 장치의 출력드라이버의 임피던스를 조정하는 것을 말한다.
이를 위해서는 디디알2 동기식 메모리 장치는 데이터 출력드라이버에 임피던스를 조정할 수 있는 기능을 추가로 구비해야 한다.
도1은 통상적인 메모리 장치와 칩셋간의 데이터 인터페이싱을 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적으로 메모리 장치는 칩셋(chipset)과 데이터 인터페이싱(interfacing)을 하게 되는데, 메모리 장치는 칩셋으로부터 다수의 명령어 입력핀(/CS, /WE, CK, /CK,...)을 통해 명령어신호를 입력받고, 다수의 어드레스신호 입력핀(A0 ~ A15)핀을 통해 어드레스를 입력받으며, 다수의 데이터핀(DQ0~DQ15)을 통해 데이터를 주고 받는다. 또한, 각 데이터 출력핀에 대응하여 데이터 출력드라이버(20)와 입력버퍼(30)이 구비된다.(A영역 참조)
디디알 동기식 메모리 장치는 데이터 스트로브신호 입력핀(DQS,/DQS)를 통해 데이터 스트로브 신호(DQS)와 그 반전신호(/DQS)를 입력받거나, 내부에서 생성하여 데이터스트로브신호 입력핀(DQS,/DQS)을 통해 출력하게 되는데, 데이터 스트로브 신호(DQS)는 데이터가 입출력되는 동안 클럭킹되는 신호이다. 동기식 메모리 장치는 데이터 스트로브 신호를 이용하여 입력된 데이터를 얼라인시키고, 얼라인된 데이터를 내부코어로 전달하게 된다.
도2는 도1의 메모리 장치에서 종래기술에 의해 데이터를 출력하기 위한 데이터 출력드라이버(20)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 종래기술에 의한 데이터 출력드라이버(20)는 메모리 코어영역에서 풀업 데이터신호(up)를 게이트로 입력받아 출력단(output)으로 전원전압(VDD)를 출력하는 풀업드라이버용 모스트랜지스터(MP1)와, 메모리 코어영역에서 풀다운 데이터신호(dn)을 게이트로 입력받아 출력단(output)으로 접지전압(VSS)를 출력하는 풀다운드라이버용 모스트랜지스터(MN1)과, 출력단을 통해 출력되는 신호의 폭을 조정하기 위한 풀업용 저항(Rup) 및 풀다운 저항(Rdn)을 구비한다.
도1과 도2를 참조하여 데이터 출력드라이버의 동작을 간단하게 살펴본다.
먼저 풀업 데이터신호(up)가 로우레벨로 활성화되어 입력되어 풀업드라이버용 모스트랜지스터(MP1)를 턴온시키면 출력단(output)을 통해 하이레벨의 데이터 신호가 출력하게 되고, 풀다운 데이터신호(dn)가 하이레벨로 활성화되어 입력되어 풀다운드라이버용 모스트랜지스터(MN1)를 턴온시키면 출력단(output)을 통해 로우레벨의 데이터 신호가 출력된다.
한편, 기술이 발전되면서 데이터 출력드라이버의 출력모드를 다양화해서 시 스템에 따라 적절하게 사용하게 될 필요가 생겼다.
도3은 개선된 종래기술에 의한 데이터 출력드라이버를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 개선된 종래기술에 의한 데이터 출력 드라이버(20)는 제1 및 제2 풀업 데이터신호(up1,up2)를 각각 입력받는 제1 풀업드라이버용 모스트랜지스터(MP2)와 제2 풀업드라이버용 모스트랜지스터(MP3)와, 제1 및 제2 풀다운 데이터신호(dn1,dn2)를 각각 입력받는 제1 풀다운드라이버용 모스트랜지스터(MN2)와 제2 풀다운드라이버용 모스트랜지스터(MN3)와, 출력단의 임피던스를 조정하기 위한 풀업용 저항(Rup) 및 풀다운 저항(Rdn)을 구비한다.
도3에 도시된 데이터 출력드라이버는 출력단을 통해 하이레벨의 데이터를 출력하고자 하는 경우에는 메모리 코어영역으로부터 로우레벨로 활성화된 제1 풀업 데이터신호(up1)와 제2 풀업 데이터신호(up2)를 동시에 받거나 제1 풀업 데이터신호(up1) 하나를 입력받게 된다.
제1 풀업 데이터신호(up1)와 제2 풀업 데이터신호(up2)를 동시에 입력받는 경우를 풀모드(full mode)라고 하고, 제1 풀업 데이터신호(up1)만 입력받는 경우를 위크모드(weak mode)라고 한다. 데이터 출력드라이버가 로우레벨의 데이터를 출력하고자 하는 경우도 마찬가지다.
이렇게 풀모드와 위크모드를 두는 이유는 시스템에 따라 적절하게 데이터 출력드라이버의 임피던스를 조정하여 최소한의 전류소모를 통해 보다 고속으로 데이터를 출력시키기 위해서다.
데이터 출력드라이버의 드라이빙능력이 필요이상으로 크다면, 출력단을 풀업 또는 풀다운시키는 동작은 빠를 수 있으나, 큰 소모전류로 인해 파워소비가 심하게 되며, 순간적으로 많은 전류량의 변화로 인해 노이즈가 생길 수 있다. 이를 해결하기 위해서 데이터 출력드라이버의 드라이빙 능력을 풀모드와 위크모드로 두고 적용되는 시스템에 적절하게 사용하게 하는 것이다.
그러나, 기술이 점점 더 발달하면서 메모리 장치의 데이터 출력드라이버가 보다 다양한 드라이빙 모드로 동작할 필요가 생겼다.
JEDEC에서는 동기식 메모리 장치, 특히 디디알2 메모리 장치에 구비되는 출력드라이버의 출력단 임피던스를 조정할 수 있는 스펙(OCD 조정모드)을 제안하였다. JEDEC에서 제안한 메모리 장치의 출력드라이버의 OCD 조정모드라는 것은 칩셋이 먼저 현재의 메모리 장치의 출력드라이버의 출력임피던스를 측정하고, 측정된 임피던스값을 현재 시스템에서 요구하는 최적의 임피던스값으로 조정할 수 있는 기술이다.
따라서 JEDEC에서 제안한 바와 같이 OCD 조정모드를 적용하려면 데이터 출력드라이버가 입력되는 제어신호에 대응하여 출력단의 임피던스를 조정하는 기능을 가져야 한다.
본 발명은 JEDEC에서 제안한 OCD 조정모드에서 적용할 수 있는 데이터 출력드라이버를 제공하는 것을 목적으로 한다.
본 발명은 활성화되어 입력되는 풀업 제어코드의 수에 대응하여 선형적으로 드라이빙 능력이 증가되는 데이터 풀업드라이버를 제공하는 것을 목적으로 한다. 또한, 본 발명은 활성화되어 입력되는 풀다운 제어코드의 수에 대응하여 선형적으로 드라이빙 능력이 증가되는 데이터 풀다운드라이버를 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해 본 발명의 데이터출력드라이버는 N개의 풀업제어신호 및 풀다운 제어신호를 입력받아, 활성화되는 제어신호의 수에 대응하여 출력단을 풀업 또는 풀다운시키는 드라이빙 능력을 선형적으로 증가시키기 위해서 상기 N개의 풀업제어신호중 선택된 풀업제어신호에 의해 턴온되어 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀업드라이버와, 상기 N개의 단위 풀업드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀업용 저항을 구비하는 풀업드라이빙 수단; 및 상기 N개의 풀다운제어신호중 선택된 풀다운제어신호에 의해 턴온되어 풀다운 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀다운드라이버와, 상기 N개의 단위 풀다운드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀다운 저항을 구비하는 풀다운드라이빙 수단을 구비한다.
또한, 본 발명의 데이터 풀업드라이버는 N개의 풀업제어신호를 입력받아, 활성화되는 풀업제어신호의 수에 대응하여 출력단을 풀업시키는 드라이빙 능력을 선형적으로 증가시키기 위해, 상기 N개의 풀업제어신호중 서로 다른 풀업제어신호에 의해 각각 턴온되며, 제1 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키는 N-L개의 제1 단위 풀업 드라이버; 상기 N개의 풀업제어신호에서 N-L개의 제1 단위 풀업 드라이버에는 사용되지 않는 풀업제어신호 중에서 서로 다른 풀업제어신호에 의해 각각 턴온되며, 제2 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키는 L개의 제2 단위 풀업 드라이버; 및 상기 N-L개의 제1 단위 풀업 드라이버 및 L개의 제2 단위 풀업 드라이버와 상기 출력단의 사이에 각각 구비되는 N개의 풀업용 저항을 구비한다.
또한 본 발명의 데이터 풀다운 드라이버는 N개의 풀다운제어신호를 입력받아, 활성화되는 풀다운제어신호의 수에 대응하여 상기 출력단을 풀다운시키는 드라이빙 능력을 선형적으로 증가시키기 위해서, 상기 N개의 풀다운제어신호중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제1 풀다운 데이터신호에 응답하여 상기 출력단을 풀다운 드라이빙시키는 N-L개의 제1 단위 풀다운 드라이버; 상기 N개의 풀다운제어신호에서 N-L개의 제1 단위 풀다운 드라이버에는 사용되지 않는 풀다운제어신호중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제2 풀다운 데이터신호에 응답하여 상기 출력단을 풀다운 드라이빙시키는 L개의 제2 단위 풀다운 드라이버; 및 상기 N-L개의 제1 단위 풀다운 드라이버 및 상기 L개의 제2 단위 풀다운 드라이버와 상기 출력단에 각각 구비되는 N개의 풀다운 저항을 구비한다.
또한, 본 발명의 데이터 출력드라이버는 입력되는 제1 내지 제7 풀업용 제어신호중에서 활성화되는 신호의 수에 따라 출력단의 드라이빙능력을 선형적으로 증가시키기 위해, 제1 풀업용 데이터 신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀업용 피모스트랜지스터와, 상기 제1 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀업용 피모스트랜지스터와, 상기 제1 및 제2 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제1 저항을 구비하는 제1 단위 풀업드라이버; 제1 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제3 풀업용 피모스트랜지스터와, 상기 제2 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제4 풀업용 피모스트랜지스터와, 상기 제3 및 제4 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제2 저항을 구비하는 제2 단위 풀업드라이버; 제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제5 풀업용 피모스트랜지스터와, 상기 제3 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제6 풀업용 피모스트랜지스터와, 상기 제5 및 제6 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제3 저항을 구비하는 제3 단위 풀업드라이버; 제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제7 풀업용 피모스트랜지스터와, 상기 제4 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제8 풀업용 피모스트랜지스터와, 상기 제7 및 제8 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제4 저항을 구비하는 제4 단위 풀업드라이버; 제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제9 풀업용 피모스트랜지스터와, 상기 제5 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제10 풀업용 피모스트랜지스터와, 상기 제9 및 제10 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제5 저항을 구비하는 제5 단위 풀업드라이버; 제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제11 풀업용 피모스트랜지스터와, 상기 제6 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제12 풀업용 피모스트랜지스터와, 상기 제11 및 제12 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제6 저항을 구비하는 제6 단위 풀업드라이버; 및 제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제13 풀업용 피모스트랜지스터와, 상기 제7 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제14 풀업용 피모스트랜지스터와, 상기 제13 및 제14 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제7 저항을 구비하는 제7 단위 풀업드라이버를 구비한다.
또한, 본 발명의 데이터 풀다운 드라이버는 입력되는 제1 내지 제7 풀다운 제어신호중에서 활성화되는 신호의 수에 따라 출력단의 드라이빙능력이 선형적으로 증가되기 위해서, 제1 풀다운 데이터 신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀다운 앤모스트랜지스터와, 상기 제1 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀다운 앤모스트랜지스터와, 상기 제1 및 제2 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제1 저항을 구비하는 제1 단위 풀다운드라이버; 제1 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제3 풀다운 앤모스트랜지스터와, 상기 제2 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제4 풀다운 앤모스트랜지스터와, 상기 제3 및 제4 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제2 저항을 구비하는 제2 단위 풀다운드라이버; 제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제5 풀다운 앤모스트랜지스터와, 상기 제3 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제6 풀다운 앤모스트랜지스터와, 상기 제5 및 제6 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제3 저항을 구비하는 제3 단위 풀다운드라이버; 제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제7 풀다운 앤모스트랜지스터와, 상기 제4 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제8 풀다운 앤모스트랜지스터와, 상기 제7 및 제8 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제4 저항을 구비하는 제4 단위 풀다운드라이버; 제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제9 풀다운 앤모스트랜지스터와, 상기 제5 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제10 풀다운 앤모스트랜지스터와, 상기 제9 및 제10 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제5 저항을 구비하는 제5 단위 풀다운드라이버; 제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제11 풀다운 앤모스트랜지스터와, 상기 제6 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제12 풀다운 앤모스트랜지스터와, 상기 제11 및 제12 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제6 저항을 구비하는 제6 단위 풀다운드라이버; 및 제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제13 풀다운 앤모스트랜지스터와, 상기 제7 풀다운 제어신호에 턴온되어 상기 전원 전압을 상기 출력단으로 전달하는 제14 풀다운 앤모스트랜지스터와, 상기 제13 및 제14 풀다운 앤모스앤모스스터와 상기 출력단사이에 구비되는 제7 저항을 구비하는 제7 단위 풀다운드라이버를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 디디알 메모리 장치에서 OCD 조정모드를 위한 데이터 출력부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 메모리 장치에서는 OCD 조정모드를 위해서 메모리 코어영역(400)에서 출력되는 제1 및 제2 풀업 데이터신호(up1,up2)와 제1 및 제2 풀다운 데이터신호(dn1,dn2)를 입력받아 데이터 출력핀을 풀업 또는 풀다운으로 드라이빙함으로서 데이터를 출력하고, 제어코드(ocdpu_70 ~ ocdpu_140, ocdpd_70 ~ ocdpd_140)에 의해 출력단의 임피던스를 조정할 수 있는 데이터 출력드라이버(200)와, OCD 코드를 입력받아 디코딩하여 데이터 출력드라이버(200)로 제어코드(ocdpu_70 ~ ocdpu_140, ocdpd_70 ~ ocdpd_140)를 출력하는 OCD 제어부(300)를 구비한다.
도5는 도4에 도시된 데이터 출력드라이버(200)를 나타내는 블럭구성도이다.
도5를 참조하여 살펴보면, 데이터 출력드라이버(200)는 제1 및 제2 풀업 데이터신호(up1,up2)를 입력받아 출력단(DQ pad)을 통해 하이레벨의 출력신호(output)를 출력하며, 풀업용 제어코드(ocdpu_70 ~ ocdpu_140)를 입력받아 하이레벨의 출력신호(output)에 대한 출력임피던스를 조정하는 풀업 드라이버(210)와, 제1 및 제2 풀다운 데이터신호(dn1,dn2)를 입력받아 출력핀(DQ0)을 통해 로우레벨의 출력신호(output)를 출력하며, 풀다운 제어코드(ocdpu_70 ~ ocdpu_140)를 입력받아 로우레벨의 출력신호(output)의 출력임피던스를 조정하는 풀업 드라이버(210)를 구비한다. 여기서 풀업용 저항(Rup) 및 풀다운 저항(Rdn)는 각각 하이레벨의 출력신호와 로우레벨의 출력신호를 신호폭을 조정하기 위해 구비되는 저항이다.
전술한 바와 같이 데이터 출력드라이버의 풀업드라이버(210)는 위크모드와 풀모드가 있는데, 위크모드인 경우에는 제2 풀업 데이터신호(up2)만 입력되고, 이 경우에는 풀업드라이버의 드라이빙 능력이 약 60% 정도로 되며, 풀모드인 경우에는 제1 및 제2 풀업 데이터 신호(up2)가 같이 입력되어 풀업드라이버(210)의 드라이빙 능력이 100%가 된다. 또한 OCD 조정모드를 구현하기 위해 출력단의 임피던스를 조정하기 위한 풀업제어신호(ocdpu_70~ocdpu_140)를 입력받는 데, 활성화되는 풀업제어신호의 수에 따라 출력단의 임피던스, 즉 출력단을 드라이빙하는 능력을 조정하게 된다.
도6a와 도6b는 본 발명의 바람직한 실시예에 따른 데이터 출력드라이버의 풀업 드라이버와 풀다운 드라이버를 각각 나타내는 블럭구성도이다.
도6a와 도6b를 참조하여 살펴보면, 본 실시예에 따른 데이터 출력드라이버는 N개의 풀업제어신호(ocdpu1~ocdpun) 및 풀다운제어신호(ocdpd1~ocdpdn)를 입력받 아, 활성화되는 제어신호의 수에 대응하여 출력단을 풀업 또는 풀다운시키는 드라이빙 능력을 선형적으로 증가시키기 위해, N개의 풀업제어신호(ocdpu1~ocdpun)중 하나의 풀업제어신호(예를 들어 ocdpu1)에 의해 턴온되어 풀업 데이터신호(up)에 응답하여 출력단(DQ pad)을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀업드라이버(210_1~210_n)와, N개의 단위 풀업드라이버(210_1~210_n)와 출력단(DQ pad) 사이에 각각 구비되는 N개의 풀업용 저항(Ru1~Run)을 구비하는 풀업드라이버(210)와, N개의 풀다운제어신호(ocdpd1 ~ ocdpdn)중 하나의 풀다운제어신호(예를 들어 ocdpd1)에 의해 턴온되어 풀다운 데이터신호(dn)에 응답하여 출력단을 풀다운 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀다운드라이버(220_1~220_n)와, N개의 단위 풀다운드라이버(220_1 ~ 220_n)와 출력단 사이에 각각 구비되는 N개의 풀다운 저항(Rd1~Rdn)을 구비하는 풀다운드라이버(220)를 구비한다.
도7a는 도6a에 도시된 단위 풀업드라이버를 나타내는 블럭구성도이다.
도7a를 참조하여 살펴보면, 단위 풀업드라이버(210_1)는 풀업제어신호(ocdpu1)에 턴온되어 전원전압(VDD)을 출력단(DQ pad)으로 전달하는 제1 풀업용 피모스트랜지스터(MP5)와, 풀업 데이터신호(up)에 턴온되어 전원전압(VDD)을 출력단(DQ pad)으로 전달하는 제2 풀업용 피모스트랜지스터(MP4)를 구비한다.
도7b는 도6b에 도시된 단위 풀다운드라이버를 나타내는 블럭구성도이다.
도7b를 참조하여 살펴보면, 단위 풀다운드라이버(220_1)는 풀다운제어신호(ocdpd1)에 턴온되어 접지전압(VSS)을 출력단(DQ pad)으로 전달하는 제1 풀다운 앤모스트랜지스터(MN5)와, 풀다운 데이터신호(dn)에 턴온되어 접지전압(VSS)을 출력단(DQ pad)으로 전달하는 제2 풀다운 앤모스트랜지스터(MN4)를 구비한다.
도8a는 본 발명의 바람직한 제2 실시예에 따른 데이터 풀업 드라이버를 나타내는 블럭구성도이다.
도8a를 참조하여 살펴보면, 데이터 풀업 드라이버는 7개의 풀업제어신호(ocdpd_70 ~ ocdpd140)를 입력받아, 활성화되는 풀업제어신호의 수에 대응하여 출력단(DQ pad)을 풀업시키는 드라이빙 능력을 선형적으로 증가시키기 위해, 7개의 풀업제어신호(ocdpd_70 ~ ocdpd140)중 풀업제어신호(ocdpd_80,ocdpd_90)에 의해 각각 턴온되며, 제1 풀업 데이터신호(up1)에 응답하여 출력단(DQ pad)을 풀업 드라이빙시키는 2개의 제1 단위 풀업 드라이버(210_1,210_2)와, 7개의 풀업제어신호(ocdpd_70 ~ ocdpd140)에서 제1 단위 풀업 드라이버(210_1 ~ 210_2)에는 사용되지 않는 풀업제어신호(ocdpd_100~ocdpd140)중에서 서로 다른 풀업제어신호에 의해 각각 턴온되며, 제2 풀업 데이터신호(up2)에 응답하여 출력단(DQ pad)을 풀업 드라이빙시키는 4개의 제2 단위 풀업 드라이버(210_3~210_6)와, 단위 풀업 드라이버(220_1~220_7)와 출력단(DQ pad)에 각각 구비되는 7개의 풀업용 저항(Ru1~Ru7)을 구비한다. 여기서의 7개의 풀업용 저항(Ru1~Ru7)의 총 병렬저항값이 도5에 도시된 풀업용 저항(Rup)의 저항값에 해당되는 것이다.
여기서 제2 단위 풀업 드라이버(210_7)는 따로 풀업 데이터 신호(up1,up2)를 입력받지 않고 풀업제어신호(ocdpd_140,ocdpd_70)을 입력받고 있다. 입력되는 풀업제어신호(ocdpd_70 ~ ocdpd140)중 첫번째 풀업제어신호(ocdpd_70)은 항상 턴온상태인 하이레벨을 유지하는 신호인데, 제2 단위 풀업드라이버(210_7)는 풀업제어신호(ocdpd_140)에 턴온되어 항상 하이레벨을 유지하는 첫번째 풀업제어신호(ocdpd_70)에 응답하여 출력단(DQ pad)으로 전원전압(VDD)을 전달하게 되는 것이다.
여기서 도8a에 도시된 풀업드라이버(210)는 첫번째 풀업제어신호(ocdpd_70)는 항상 하이레벨로 활성화되어 입력되는 경우를 나타내는 것이다. 만약 첫번째 풀업제어신호(ocdpd_70)가 항상 활성화되어 입력되지 않는 경우라면, 단위 풀업 드라이버(220_7)도 다른 단위풀업드라이버처럼 풀업제어신호(ocdpd_70) 대신에 풀업 제2 데이터신호(up2)를 인가받을 것이다.
또한, 전술한 바와 같이 제1 풀업 데이터신호(up1)과 제2 풀업 데이터신호(up2)는 위크모드와 풀모드로 데이터 풀업 드라이버를 구동시키기 위한 것으로, 위크모드인 경우에는 제2 풀업 데이터신호(up2)만 입력되고, 이 경우에는 풀업드라이버의 드라이빙 능력이 약 60% 정도로 되며, 풀모드인 경우에는 제1 및 제2 풀업 데이터 신호(up2)가 같이 입력되어 풀업드라이버의 드라이빙 능력이 100%가 된다.
도8b는 본 발명의 바람직한 제2 실시예에 따른 데이터 풀다운드라이버를 나타내는 블럭구성도이다.
도8b를 참조하여 살펴보면, 본 실시예에 따른 데이터 풀다운 드라이버는 7개 의 풀다운제어신호(ocdpn_70~ocdpn1140)를 입력받아, 활성화되는 풀다운제어신호의 수에 대응하여 출력단(DQ pad)을 풀다운시키는 드라이빙 능력을 선형적으로 증가시키기 위해, 7개의 풀다운제어신호(ocdpn_70~ocdpn140)중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제1 풀다운 데이터신호(dn1)에 응답하여 출력단(DQ pad)을 풀다운 드라이빙시키는 제1 단위 풀다운 드라이버(220_1,220_2)와, 7개의 풀다운제어신호(ocdpn_70~ocdpn1140)에서 제1 단위 풀다운 드라이버(220_1,220_2)에는 사용되지 않는 풀다운제어신호(ocdpn_90~ocdpn_140)중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제2 풀다운 데이터신호(up2)에 응답하여 출력단(DQ pad)을 풀다운 드라이빙시키는 제2 단위 풀다운 드라이버(220_~220_6)와, 단위 풀다운 드라이버(220_1~220_7)와 출력단(DQ pad)에 각각 구비되는 7개의 풀다운 저항(Rd1~Rd7)을 구비한다. 여기서의 7개의 풀다운 저항(Rd1~Rd7)의 총 병렬저항값이 도5에 도시된 풀다운 등가저항(Rdn)의 저항값과 같은 것이다.
도9a는 도8a에 도시된 데이터 풀업드라이버를 구현한 회로도이고, 도9b는 도8b에 도시된 데이터 풀다운드라이버를 구현한 회로도이다.
이하에서는 도9a 내지 도9b를 참조하여 본 발명의 실시예에 따른 풀업드라이버와 풀다운드라이버의 동작을 살펴본다.
먼저 전술한 바와 같이, 도9a에 도시된 데이터 풀업드라이버는 제1 풀업 데이터신호(up1)와 제2 풀업 데이터신호(up2)를 입력받는 것은 워크모드와 풀모드를 가지고 있기 때문이다.
한편, 본 발명에서는 JEDEC에서 제안한 출력단의 임피던스를 조정할 수 있는 데이터 출력드라이버를 구현하는 데 있어서, 풀업드라이버와 풀다운드라이버로 각각 입력되는 풀업제어신호와 풀다운제어신호의 수만큼 단위 풀업드라이버와 단위 풀다운드라이버를 두고, 단위 풀업드라이버 및 단위 풀다운 드라이버와 출력단 사이에 풀업용 저항(Ru1~Ru7)과 풀다운 저항(Rd1~Rd7)을 구비하고 있다. 즉 도5에 도시된 풀업용 등가저항(Rup)을 도9a에 도시된 바와 같이 풀업용 저항(Ru1~Ru7)으로 분리하여 구비하고, 풀다운 등가저항(Rdn)을 풀다운 저항(Rd1~Rd7)으로 분리하여 구비하게 된다.
종래의 데이터 풀업 드라이버의 드라이빙 능력을 100%으로 했을 때 디디알2 동기식 메모리 장치에서는 OCD 조정모드를 위한 출력임피던스 조정을 위해서 드라이빙 능력을 140%까지 증가하도록 설계되어 있다.(여기서 설계되는 데이터 출력드라이버의 드라이빙 능력은 140%로 고정된 것은 아니고, 칩셋설계자나 메모리 장치의 설계자가 서로 협의해서 정할 수 있는데, 주로 140%까지 설계되고 있는 것이다.) 이를 위해서 일측은 전원전압 공급단으로 연결되고, 타측으로는 출력단(DQ pad)로 연결되는 28개의 피모스트랜지스터를 구비하고, 두개의 피모스트랜지스터에 대한 드라이빙 능력을 종래의 데이터 풀업 드라이버와 대비하여 10%로 되도록 하였다.
그리고 두개씩 피모스트랜지스터의 게이트를 묶어서 하나의 신호를 입력받도록 하고, 풀업제어신호(ocdpd_70~ocdpd_140)와 제1 및 제2 풀업 데이터신호(up1,up2)를 교대로 입력받도록 구성하였다. 풀업제어신호(ocdpd70~140)중 첫번째 풀업제어신호(ocdpd70)는 디디알2 메모리 장치의 특성상 항상 로우레벨 로 활성화상태를 유지하는 신호이기 때문에 7개의 풀업용 저항(Ru1~Ru7)중 마지막 저항(Ru7)에 연결되는 피모스트랜지스터의 게이트로 입력되도록 하였다.
또한,네개의 피모스트랜지스터의 타측단과 출력단(DQ pad)사이에 하나의 저항을 연결하여, 총 7개의 풀업용 저항(Ru1~Ru7)을 풀업 드라이버에서 구비하고 있다.
전술한바와 같이 출력단(DQ pad)에서 보이는 등가저항은 풀업용 저항(Ru1~Ru7)의 병렬저항값으로, 풀업용 신호가 어떤 상태로 입력되던지 간에 일정한 병렬저항값이 되도록 한 것이다. 이는 풀업제어신호(ocdpd_70~ocdpd_140)와 제1 및 제2 풀업 데이터신호(up1,up2)를 교대로 입력시키는 구조를 취하고 있으므로, 항상 소정의 전류량이 모든 저항을 통하여 흐르게 되기 때문이다.
한편, 도9b에 도시된 데이터 풀다운드라이버는 도9a에 도시된 데이터 풀업드라이버와 그 동작이 유사하여 자세한 설명은 생략한다.
따라서 본 발명에 의해서 위크모드와 풀모드로 동작하면서도 JEDEC에서 제안한 OCD 조정모드를 실행할 수 있으며, 일정한 리니어 저항값을 가지는 데이터 출력드라이버를 구현할 수 있게 되었다.
이상에서 살펴본 바와 같이 본 발명에 의해서 JECEC에서 제안한 OCD 조정모드 즉, 출력임피던스를 조정할 수 있는 데이터 출력드라이버를 구현할 수 있으며, 본 발명에 의한 데이터 출력드라이버의 데이터 풀업드라이버와 데이터 풀다운드라이버는 워그모드와 풀모드로 동작하면서도 OCD 조정모드를 구현하면서도 일정한 저항값을 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 JEDEC에서 제안한 메모리 장치의 OCD 조정모드를 실행할 수 있는 데이터 출력드라이버를 구현할 수 있다. 또한 본 발명에 의한 데이터 출력드라이버는 OCD 조정모드에 의해 출력단의 임피던스가 조정되는 데 있어서 임피던스값을 선형적으로 조정하고, 출력단의 저항값을 일정하게 유지할 수 있다.

Claims (11)

  1. N개의 풀업제어신호 및 풀다운제어신호를 입력받아, 활성화되는 제어신호의 수에 대응하여 출력단을 풀업 또는 풀다운시키는 드라이빙 능력을 선형적으로 증가시키는 데이터 출력드라이버에 있어서,
    상기 N개의 풀업제어신호중 선택된 풀업제어신호에 의해 턴온되어 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀업드라이버와, 상기 N개의 단위 풀업드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀업용 저항을 구비하는 풀업드라이빙 수단; 및
    상기 N개의 풀다운제어신호중 선택된 풀다운제어신호에 의해 턴온되어 풀다운 데이터신호에 응답하여 상기 출력단을 풀다운 드라이빙시키며, 각각 같은 드라이빙 능력을 가지는 N개의 단위 풀다운드라이버와, 상기 N개의 단위 풀다운드라이버와 상기 출력단 사이에 각각 구비되는 N개의 풀다운 저항을 구비하는 풀다운드라이빙 수단
    을 구비하는 데이터 출력드라이버.
  2. 제 1 항에 있어서,
    상기 단위 풀업드라이버는
    상기 풀업제어신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀 업용 피모스트랜지스터; 및
    상기 풀업 데이터신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀업용 피모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.
  3. 제 2 항에 있어서
    상기 단위 풀다운드라이버는
    상기 풀다운제어신호에 턴온되어 접지전압을 상기 출력단으로 전달하는 제1 풀다운 앤모스트랜지스터; 및
    상기 풀다운 데이터신호에 턴온되어 상기 접지전압을 상기 출력단으로 전달하는 제2 풀다운 앤모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.
  4. N개의 풀업제어신호를 입력받아, 활성화되는 풀업제어신호의 수에 대응하여 출력단을 풀업시키는 드라이빙 능력을 선형적으로 증가시키는 데이터 풀업 드라이버에 있어서,
    상기 N개의 풀업제어신호중 서로 다른 풀업제어신호에 의해 각각 턴온되며, 제1 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키는 N-L개의 제1 단위 풀업 드라이버;
    상기 N개의 풀업제어신호에서 N-L개의 제1 단위 풀업 드라이버에는 사용되지 않는 풀업제어신호 중에서 서로 다른 풀업제어신호에 의해 각각 턴온되며, 제2 풀업 데이터신호에 응답하여 상기 출력단을 풀업 드라이빙시키는 L개의 제2 단위 풀업 드라이버; 및
    상기 N-L개의 제1 단위 풀업 드라이버 및 L개의 제2 단위 풀업 드라이버와 상기 출력단의 사이에 각각 구비되는 N개의 풀업용 저항
    을 구비하는 반도체 장치의 데이터 풀업 드라이버.
  5. 제 4 항에 있어서,
    상기 제1 단위 풀업드라이버는
    상기 풀업제어신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀업용 피모스트랜지스터; 및
    상기 풀업 데이터신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀업용 피모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.
  6. 제 5 항에 있어서,
    상기 제2 단위 풀업드라이버는
    상기 풀업제어신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제2 풀업용 피모스트랜지스터; 및
    상기 풀업 데이터신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제3 풀업용 피모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력드라이버.
  7. N개의 풀다운제어신호를 입력받아, 활성화되는 풀다운제어신호의 수에 대응하여 상기 출력단을 풀다운시키는 드라이빙 능력을 선형적으로 증가시키는 데이터 풀다운 드라이버에 있어서,
    상기 N개의 풀다운제어신호중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제1 풀다운 데이터신호에 응답하여 상기 출력단을 풀다운 드라이빙시키는 N-L개의 제1 단위 풀다운 드라이버;
    상기 N개의 풀다운제어신호에서 N-L개의 제1 단위 풀다운 드라이버에는 사용되지 않는 풀다운제어신호중 서로 다른 풀다운제어신호에 의해 각각 턴온되며, 제2 풀다운 데이터신호에 응답하여 상기 출력단을 풀다운 드라이빙시키는 L개의 제2 단위 풀다운 드라이버; 및
    상기 N-L개의 제1 단위 풀다운 드라이버 및 상기 L개의 제2 단위 풀다운 드라이버와 상기 출력단에 각각 구비되는 N개의 풀다운 저항
    을 구비하는 반도체 장치의 데이터 풀업 드라이버.
  8. 제 7 항에 있어서,
    상기 제1 단위 풀다운드라이버
    상기 풀다운제어신호에 턴온되어 접지전압을 상기 출력단으로 전달하는 제1 풀다운 앤모스트랜지스터; 및
    상기 풀다운 데이터신호에 턴온되어 상기 접지전압을 상기 출력단으로 전달하는 제2 풀다운 앤모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 풀다운드라이버.
  9. 제 8 항에 있어서,
    상기 제2 단위 풀다운드라이버는
    상기 풀다운제어신호에 턴온되어 접지전압을 상기 출력단으로 전달하는 제3 풀다운 앤모스트랜지스터; 및
    상기 풀다운 데이터신호에 턴온되어 상기 접지전압을 상기 출력단으로 전달하는 제4 풀다운 앤모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 풀다운드라이버.
  10. 입력되는 제1 내지 제7 풀업용 제어신호중에서 활성화되는 신호의 수에 따라 출력단의 드라이빙능력이 선형적으로 증가되는 디디알 메모리 장치의 데이터 풀업드라이버에 있어서,
    제1 풀업용 데이터 신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀업용 피모스트랜지스터와, 상기 제1 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀업용 피모스트랜지스터와, 상기 제1 및 제2 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제1 저항을 구비하는 제1 단위 풀업드라이버;
    제1 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제3 풀업용 피모스트랜지스터와, 상기 제2 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제4 풀업용 피모스트랜지스터와, 상기 제3 및 제4 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제2 저항을 구비하는 제2 단위 풀업드라이버;
    제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제5 풀업용 피모스트랜지스터와, 상기 제3 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제6 풀업용 피모스트랜지스터와, 상기 제5 및 제6 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제3 저항을 구비하는 제3 단위 풀업드라이버;
    제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달 하는 제7 풀업용 피모스트랜지스터와, 상기 제4 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제8 풀업용 피모스트랜지스터와, 상기 제7 및 제8 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제4 저항을 구비하는 제4 단위 풀업드라이버;
    제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제9 풀업용 피모스트랜지스터와, 상기 제5 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제10 풀업용 피모스트랜지스터와, 상기 제9 및 제10 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제5 저항을 구비하는 제5 단위 풀업드라이버;
    제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제11 풀업용 피모스트랜지스터와, 상기 제6 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제12 풀업용 피모스트랜지스터와, 상기 제11 및 제12 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제6 저항을 구비하는 제6 단위 풀업드라이버; 및
    제2 풀업용 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제13 풀업용 피모스트랜지스터와, 상기 제7 풀업용 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제14 풀업용 피모스트랜지스터와, 상기 제13 및 제14 풀업용 피모스트랜지스터와 상기 출력단사이에 구비되는 제7 저항을 구비하는 제7 단위 풀업드라이버
    를 구비하는 디디알 메모리 장치의 데이터 풀업드라이버.
  11. 입력되는 제1 내지 제7 풀다운 제어신호중에서 활성화되는 신호의 수에 따라 출력단의 드라이빙능력이 선형적으로 증가되는 디디알 메모리 장치의 데이터 풀다운드라이버에 있어서,
    제1 풀다운 데이터 신호에 턴온되어 전원전압을 상기 출력단으로 전달하는 제1 풀다운 앤모스트랜지스터와, 상기 제1 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제2 풀다운 앤모스트랜지스터와, 상기 제1 및 제2 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제1 저항을 구비하는 제1 단위 풀다운드라이버;
    제1 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제3 풀다운 앤모스트랜지스터와, 상기 제2 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제4 풀다운 앤모스트랜지스터와, 상기 제3 및 제4 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제2 저항을 구비하는 제2 단위 풀다운드라이버;
    제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제5 풀다운 앤모스트랜지스터와, 상기 제3 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제6 풀다운 앤모스트랜지스터와, 상기 제5 및 제6 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제3 저항을 구비하는 제3 단위 풀다운드라이버;
    제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달 하는 제7 풀다운 앤모스트랜지스터와, 상기 제4 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제8 풀다운 앤모스트랜지스터와, 상기 제7 및 제8 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제4 저항을 구비하는 제4 단위 풀다운드라이버;
    제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제9 풀다운 앤모스트랜지스터와, 상기 제5 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제10 풀다운 앤모스트랜지스터와, 상기 제9 및 제10 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제5 저항을 구비하는 제5 단위 풀다운드라이버;
    제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제11 풀다운 앤모스트랜지스터와, 상기 제6 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제12 풀다운 앤모스트랜지스터와, 상기 제11 및 제12 풀다운 앤모스트랜지스터와 상기 출력단사이에 구비되는 제6 저항을 구비하는 제6 단위 풀다운드라이버; 및
    제2 풀다운 데이터 신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제13 풀다운 앤모스트랜지스터와, 상기 제7 풀다운 제어신호에 턴온되어 상기 전원전압을 상기 출력단으로 전달하는 제14 풀다운 앤모스트랜지스터와, 상기 제13 및 제14 풀다운 앤모스앤모스스터와 상기 출력단사이에 구비되는 제7 저항을 구비하는 제7 단위 풀다운드라이버
    를 구비하는 디디알 메모리 장치의 풀다운드라이버.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515073B1 (ko) * 2003-12-29 2005-09-16 주식회사 하이닉스반도체 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
KR100605590B1 (ko) 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100567077B1 (ko) * 2005-01-31 2006-04-04 주식회사 하이닉스반도체 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
JP4577689B2 (ja) * 2005-05-25 2010-11-10 エルピーダメモリ株式会社 終端回路、および終端回路を備える半導体装置
JP2006352272A (ja) * 2005-06-13 2006-12-28 Renesas Technology Corp 半導体集積回路装置
US7671630B2 (en) * 2005-07-29 2010-03-02 Synopsys, Inc. USB 2.0 HS voltage-mode transmitter with tuned termination resistance
KR100741978B1 (ko) * 2005-09-16 2007-07-23 삼성에스디아이 주식회사 클럭신호 발생장치 및 이를 포함하는 유기 전계발광표시장치
KR100738961B1 (ko) * 2006-02-22 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 출력 드라이빙 장치
US7439761B2 (en) * 2006-07-12 2008-10-21 Infineon Technologies Ag Apparatus and method for controlling a driver strength
TWI311320B (en) * 2006-12-01 2009-06-21 Realtek Semiconductor Corp Circuit and method for calibrating data control signal
TWI325137B (en) * 2006-12-15 2010-05-21 Realtek Semiconductor Corp Output signal driving circuit and method thereof
KR100863518B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치
JP4378405B2 (ja) * 2007-10-26 2009-12-09 シャープ株式会社 走査信号線駆動回路および表示装置
US7973552B2 (en) * 2007-12-04 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. On-die terminators formed of coarse and fine resistors
US8125211B2 (en) * 2009-06-09 2012-02-28 Apple Inc. Apparatus and method for testing driver writeability strength on an integrated circuit
KR101854232B1 (ko) * 2010-11-09 2018-05-04 삼성전자주식회사 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법
KR101989571B1 (ko) * 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
US9166565B2 (en) * 2013-10-17 2015-10-20 Qualcomm Incorporated Calibrated output driver with enhanced reliability and density
US9214933B2 (en) * 2014-02-25 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
KR102491576B1 (ko) 2017-11-08 2023-01-25 삼성전자주식회사 비휘발성 메모리 장치
US11114171B2 (en) 2017-11-08 2021-09-07 Samsung Electronics Co., Ltd. Non-volatile memory device
KR20210082766A (ko) 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 데이터 구동 회로
JP2022051277A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステムおよび制御方法
US11463076B1 (en) * 2021-06-29 2022-10-04 Nanya Technology Corporation Resistance-adjustable means using at a pull-up or pull-down driver of an OCD circuit
CN113406911A (zh) * 2021-07-12 2021-09-17 上海安路信息科技股份有限公司 Io电路及其控制方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9414928D0 (en) * 1994-07-25 1994-09-14 Inmos Ltd Off-chip driver circuit
US5629634A (en) 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US6094075A (en) * 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
US6326821B1 (en) * 1998-05-22 2001-12-04 Agere Systems Guardian Corp. Linearly-controlled resistive element apparatus
US6137316A (en) * 1998-06-09 2000-10-24 Siemens Aktiengesellschaft Integrated circuit with improved off chip drivers
US5995440A (en) * 1998-07-23 1999-11-30 International Business Machines Corporation Off-chip driver and receiver circuits for multiple voltage level DRAMs
US6118310A (en) * 1998-11-04 2000-09-12 Agilent Technologies Digitally controlled output driver and method for impedance matching
US6184749B1 (en) * 1999-10-20 2001-02-06 Vanguard International Semiconductor Corp. Layout for pull-up/pull-down devices of off-chip driver
JP3762171B2 (ja) 1999-11-15 2006-04-05 株式会社東芝 同期信号発生回路
KR100316719B1 (ko) * 1999-12-29 2001-12-13 윤종용 채널 버스 라인의 특성 열화를 방지하는 출력 드라이버 및이를 내장한 반도체 메모리 장치들을 장착하는 메모리 모듈
KR100391150B1 (ko) * 2000-11-15 2003-07-16 삼성전자주식회사 다단의 상위 코드 선택기를 갖는 반도체 장치의 임피던스콘트롤 출력회로 및 그의 동작방법
US6909305B1 (en) * 2003-08-08 2005-06-21 Ami Semiconductor, Inc. Digitally controlled impedance driver matching for wide voltage swings at input/output node and having programmable step size
US6888370B1 (en) * 2003-08-20 2005-05-03 Altera Corporation Dynamically adjustable termination impedance control techniques

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