CN100466101C - 数据输出驱动器 - Google Patents

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CN100466101C CNB2004100570228A CN200410057022A CN100466101C CN 100466101 C CN100466101 C CN 100466101C CN B2004100570228 A CNB2004100570228 A CN B2004100570228A CN 200410057022 A CN200410057022 A CN 200410057022A CN 100466101 C CN100466101 C CN 100466101C
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Abstract

一种用于半导体存储器的数据输出驱动器，包括：上拉驱动单元，其具有N个单位上拉驱动器及N个上拉电阻，由所选定的上拉控制信号导通，以根据上拉数据信号上拉驱动输出端，其中所述单位上拉驱动器包括并联连接的上拉晶体管；及下拉驱动单元，其具有N个单位下拉驱动器及N个下拉电阻，由所选定的下拉控制信号导通，以根据下拉数据信号下拉驱动输出端，其中所述单位下拉驱动器包括并联连接的下拉晶体管，其中，每个单位上拉驱动器都具有相同的驱动强度，且所述N个上拉电阻连接于输出端及N个单位上拉驱动器之间；每个单位下拉驱动器都具有相同的驱动强度，且所述N个下拉电阻连接于该输出端及N个单位下拉驱动器之间。

Description

数据输出驱动器
技术领域
本发明涉及一种半导体装置，尤其涉及一种用于半导体存储器的数据输出驱动器，其具有控制输出阻抗的能力。
背景技术
动态随机存取存储器(DRAM)的操作速度日渐增加，令一内部时钟信号与一外部时钟信号同步即为改善该速度的方法之一，以此种同步方式操作的DRAM称为同步动态随机存取存储器(SDRAM)。
SDRM在外部时钟信号的上升沿进行数据存取；即，同步动态随机存取存储器可在外部时钟信号周期间执行一次数据存取操作。
这种在外部时钟信号周期间执行一次数据存取操作的同步动态随机存取存储器称为单一数据速率(SDR)SDRAM。
然而，对于高速系统，SDR SDRAM仍有再做改善的必要。于是，双数据速率(DDR)SDRAM便因此开发为用，其在外部时钟信号的上升沿及下降沿执行数据存取操作；即，DDR SDRAM在外部时钟信号周期间执行两次数据存取操作。
双数据速率2(DDR2)SDRAM为DDR SDRAM的升级版。
为提高DDR2 SDRAM的操作速度，国际电子标准组织，即电子元件工业联合会(Joint Electron Device Engineering Council(JEDEC))已提出多种新概念达到该目的，一种芯片外驱动器(OCD)的校准控制即为这些新概念之一。
OCD校准控制是指调整数据输出驱动器的阻抗以得到一最佳数据输出驱动器阻抗，该最佳值可由测量由外部装置(如芯片组)流至数据输出驱动器的电流而得到，或可由测量该芯片组及该数据输出驱动器间的电压而得到。
因此，为达到上述的目的，DDR2 SDRAM应具有调整数据输出驱动器阻抗的能力。
图1为一芯片组与传统的DDR SDRAM之间的数据接口的框图。
图1中的数据接口简要显示数据存取操作的过程。
如图所示，传统DDR SDRAM从该芯片组接收多个命令信号，如芯片选择禁止信号/CS、写入使能禁止信号/WE、时钟信号CLK及时钟禁止信号/CLK。此习知DDR SDRAM也接收多个地址信号A0至A15。此外，传统DDR SDRAM经由数据多个输出脚DQ0至DQ15接收或输出数据。
数据输出脚DQ0至DQ15中的每一个都有一个数据输出驱动器20及一个输入缓冲器30。
传统DDR SDRAM接收或输出数据选通(strobe)信号DQS及其反相信号，该反相信号即为通过一数据选通输入脚的数据选通禁止信号/DQS。该数据选通信号DQS在该数据存取操作执行时反复改变其逻辑电平(logic level)。传统DDR SDRAM利用该数据选通信号DQS对输入数据做对准操作，并将对准的数据送至DDR SDRAM内部。
图2为图1所示的数据输出驱动器20的电路原理图。
由图可知，数据输出驱动器20包括一个上拉金属氧化物半导体(MOS)晶体管MP1、一个下拉MOS晶体管MN1、第一上拉电阻RUP1及第一下拉电阻RDN1。
上拉MOS晶体管MP1经由其栅极接收上拉数据信号UP，以输出电源电压VDD作为数据输出信号OUTPUT。下拉MOS晶体管MN1经由其栅极接收下拉数据信号DN，以输出地电压VSS，并以该地电压VSS作为数据输出信号OUTPUT。上拉MOS晶体管MN1经由其栅极接收一下拉数据信号DN以输出地电压VSS作为数据输出信号OUTPUT。第一上拉电阻RUP1及第一下拉电阻RDN1控制数据输出信号OUTPUT的振幅。
下面结合图1及图2描述图2中数据输出驱动器20的操作。
若上拉数据信号UP以逻辑低电平为激活电平，则上拉MOS晶体管MP1导通，而数据输出信号OUTPUT以逻辑高电平输出。另一方面，若下拉数据信号DN以逻辑高电平作为激活电平，那么下拉MOS晶体管MN1导通，而数据输出信号OUTPUT以逻辑低电平输出。
同时，数据输出驱动器阻抗需有各种不同值，以使得用于各种不同的系统中。
图3为改进的数据输出驱动器20A的电路原理图。图3所示的改进的数据输出驱动器20A为图2中数据输出驱动器20的升级版，该升级版可以用于传统DDR SDRAM中，取代原本所用的数据输出驱动器20。
如图所示，改进的数据输出驱动器20A包括第一上拉MOS晶体管MP2、第二上拉MOS晶体管MP3、第一下拉MOS晶体管MN2、第二下拉MOS晶体管MN3、第二上拉电阻RUP2及第二下拉电阻RDN2。
第一及第二上拉MOS晶体管MP2及MP3分别接收第一上拉数据信号UP1及第二上拉数据信号UP2。
改进的数据输出驱动器20A接收第一及第二上拉数据信号UP1及UP2，其中两者UP1，UP2以逻辑低电平使能或仅UP1以逻辑低电平为激活电平，由此输出逻辑高电平数据。
同样地，改进的数据驱动器20A接收第一及第二下拉数据信号DN1及DN2，其中两者DN1，DN2或仅DN1以逻辑高电平为激活电平，由此输出逻辑低电平数据。
改进的数据驱动器20A工作于全模式及弱模式。全模式下，改进的数据驱动器20A接收第一及第二上拉数据信号UP1及UP2而输出逻辑高电平数据，或接收第一及第二下拉数据信号DN1及DN2而输出逻辑低电平数据。另一方面，弱模式下，改进的数据驱动器20A接收第一上拉数据信号UP1而输出逻辑高电平数据，或接收第一下拉数据信号DN1而输出逻辑低电平数据。
改进的数据驱动器20A设计为具有全模式及弱模式的不同驱动强度模式的原因在于以低功率消耗进行高速度数据存取操作。
若改进的数据驱动器20A的驱动强度不需太大，则消耗功率将过大，且高电流将产生噪声。因此，改进的数据驱动器20A工作在不同驱动强度模式的原则当视所在系统而定。即，改进的数据驱动器20A在需要全强度驱动能力时操作在全模式下，而在需要弱强度驱动能力时操作在弱模式下。
不过，改进的数据驱动器20A需能操作在更多不同驱动强度模式下，以便应用于各种不同的系统中。
因此，JEDEC提议将OCD校准控制用于上述DDR2 SDRAM中，其中OCD校准控制已描述于上。具有OCD校准能力的数据输出驱动器能发现应用了数据输出驱动器的半导体存储器的最佳数据输出驱动器阻抗，并将已发现的最佳数据输出驱动器阻抗作为此数据输出驱动器的阻抗。
发明内容
本发明的目的是提供一种用于半导体存储器的数据输出驱动器，其能够调节数据输出驱动器的阻抗。
本发明一方面提供了一种数据输出驱动器，其能够与被激活的N个上拉控制信号及N个下拉控制信号的数目成比例地线性增加其输出端驱动强度，所述数据输出驱动器包括：上拉驱动单元，其具有N个单位上拉驱动器及N个上拉电阻，由所选定的上拉控制信号导通，以根据上拉数据信号上拉驱动输出端，其中所述单位上拉驱动器包括并联连接的上拉晶体管；及下拉驱动单元，其具有N个单位下拉驱动器及N个下拉电阻，由所选定的下拉控制信号导通，以根据下拉数据信号下拉驱动输出端，其中所述单位下拉驱动器包括并联连接的下拉晶体管，其中，每个单位上拉驱动器都具有相同的驱动强度，且所述N个上拉电阻连接于输出端及N个单位上拉驱动器之间；每个单位下拉驱动器都具有相同的驱动强度，且所述N个下拉电阻连接于该输出端及N个单位下拉驱动器之间。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1为芯片组及传统DDR SDRAM间的数据接口的框图；
图2为该传统DDR SDRAM中的数据输出驱动器的电路原理图；
图3为该传统DDR SDRAM中改进的数据输出驱动器的电路原理图；
图4为本发明DDR2 SDRAM中的数据输出单元的框图；
图5为图4所示本发明的较佳实施例中的数据输出驱动器的框图；
图6A及图6B分别为本发明较佳实施例的该数据输出驱动器中上拉驱动器及下拉驱动器的框图；
图7A为图6A中的单位上拉驱动器的电路原理图；
图7B为图6B中的单位下拉驱动器的电路原理图；
图8A为本发明另一较佳实施例的数据输出驱动器中上拉驱动器的框图；
图8B为本发明另一较佳实施例的数据输出驱动器中下拉驱动器的框图；及
图9A及图9B分别为本发明另一实施例的数据输出驱动器中上拉驱动器及下拉驱动器的电路原理图。
具体实施方式
下面参考附图描述本发明的半导体装置。
图4为本发明的DDR2 SDRAM中的数据输出单元的框图。
由图可知，该数据输出单元包括一个数据输出驱动器200及一个OCD控制单元300。
数据输出驱动器200接收第一上拉数据信号UP1、第二上拉数据信号UP2、第一下拉数据信号DN1及第二下拉数据信号DN2，以便通过执行该输出驱动器200的上拉或下拉操作而输出数据。数据输出驱动器200接收多个上拉控制信号OCDPU_70、OCDPU_80、...及OCDPU_140及多个下拉控制信号OCDPD_70、OCDPD_80、...及OCDPD_140，用以调整其输出阻抗。
OCD控制单元300接收OCD码并对其译码，以输出该多个上拉与下拉控制信号OCDPU_70至OCDPU_140及OCDPD_70至OCDPD_140。
图5为图4所示的本发明较佳实施例的数据输出驱动器200。
如图所示，数据输出驱动器200包括一个上拉驱动器210、一个下拉驱动器220、一个上拉电阻RUP及一个下拉电阻RDN。
上拉驱动器210接收第一及第二上拉数据信号UP1及UP2，以经由数据输出端输出逻辑高电平的数据输出信号OUTPUT，其中该数据输出端即DQ垫。此外，上拉驱动器210还接收该多个上拉控制信号OCDPU_70至OCDPU_140，以调整该数据输出信号OUTPUT的输出阻抗。
下拉驱动器220接收该第一及第二下拉数据信号DN1及DN2，以经由该DQ垫输出逻辑低电平的数据输出信号OUTPUT。此外，下拉驱动器220还接收该多个下拉控制信号OCDPD_70至OCDPD_140，以调整该数据输出信号OUTPUT的输出阻抗。
上拉及下拉电阻RUP及RDN控制数据输出信号OUTPUT的振幅。
上拉驱动器210以全模式或弱模式操作。在全模式下，上拉驱动器210接收该第一及第二上拉信号UP1及UP2，并具有100％的驱动强度。在弱模式下，上拉驱动器210仅接收第一上拉信号UP1，且其驱动强约为60％。
同样地，下拉驱动器220也操作于全模式或弱模式下。在全模式下，下拉驱动器220接收该第一及第二下拉数据信号DN1及DN2，并具有100％的驱动强度。在弱模式下，下拉驱动器220仅接收第一下拉数据信号DN1，且其具有60％的驱动强度。
此外，上拉驱动器210及下拉驱动器220分别接收该多个上拉及下拉控制信号OCDPU_70至OCDPU_140及OCDPD_70至OCDPD_140，用以调整该输出阻抗，即数据输出信号OUTPUT的驱动强度。
图6A及图6B分别为本发明该较佳实施例的数据输出驱动器200中上拉驱动器210及下拉驱动器220的框图。
如图所示，图6A中的上拉驱动器210包括N个单位上拉驱动器210_1至210_N及N个上拉电阻RU1至RUN。
单位上拉驱动器210_1至210_N分别接收N个上拉控制代码OCDPU1至OCDPUN，并分别连接至上拉电阻RU1至RUN。每一单位上拉驱动器210_1至210_N都接收上拉数据信号UP，且具有相同的驱动强度。
上拉驱动器210执行数据输出信号OUTPUT的上拉操作，且其驱动强度取决于上拉控制代码OCDPU1至OCDPUN中的被激活信号数。
同样地，下拉驱动器220包括N个单位下拉驱动器220_1至220_N及N个下拉电阻RD1至RDN。
单位下拉驱动器220_1至220_N分别接收N个下拉控制代码OCDPD1至OCDPDN，并连接至下拉电阻RU1至RUN。每一单位下拉驱动器220_1至220_N都接收下拉数据信号DN，且具有相同的驱动强度。
下拉驱动器220执行数据输出信号OUTPUT的下拉操作，且其驱动强度取决于下拉控制代码OCDPD1至OCDPDN间的被激活信号数。
图7A为图6A中的单位上拉驱动器的电路原理图。
如图所示，第一单位上拉驱动器210_1包括第一上拉PMOS晶体管MP4及第二上拉PMOS晶体管MP5。
第一PMOS晶体管MP4由上拉数据信号UP导通，因此得以将电源电压VDD送至DQ垫。第二PMOS晶体管MP5由OCDPU1导通，因此得以将电源电压VDD送至DQ垫。
图7B为图6B中的单位下拉驱动器的电路原理图。
如图所示，第一单位下拉驱动器220_1包括第一下拉NMOS晶体管MN4及第二下拉NMOS晶体管MN5。
第一NMOS晶体管MN4由下拉数据信号DN导通，因此得以将一地电压VSS送至DQ垫。第二NMOS晶体管MN5由OCDPD1导通，因此得以将地电压VDD送至DQ垫。
图8A为本发明另一实施例的数据输出驱动器200内上拉驱动器210的框图。
如图所示，上拉驱动器210包括多个单位上拉驱动器210_70、210_80、...及210_130与多个上拉电阻RU70、RU80、...及RU130。其中，多个上拉电阻RU70至RU130的总并列阻抗等于图5中上拉电阻RUP的阻抗。
上拉驱动器210_80至210_130分别接收上拉控制信号OCDPU_80至OCDPU_130，而上拉驱动器210_70接收上拉控制信号OCDPU_70及OCDPU_140，用以调整该输出阻抗，即调整数据输出信号OUTPUT的驱动强度。数据输出信号OUTPUT的驱动强度取决于该多个上拉控制信号OCDPU_70至OCDPU_140的被激活信号的数目。
上拉驱动器210_80及210_90分别由上拉控制信号OCDPU_80及OCDPU_90导通，并因此根据第一上拉数据信号UP1执行数据输出信号OUTPUT的上拉操作。
上拉驱动器210_100至210_130分别接收上拉控制信号OCDPU_100至OCDPU_130，并由此根据第二上拉数据信号UP2执行数据输出信号OUTPUT的上拉操作。
上拉驱动器210_70既不接收第一上拉数据信号UP1也不接收第二上拉数据信号UP2，其永远以逻辑高电平为其激活电平，并由上拉控制信号OCDPU_140导通，由此根据上拉控制信号OCDPU_70将电源电压VDD送至DQ垫。
上拉驱动器210可以修改，以使上拉控制信号210_70接收第二上拉数据信号UP2而非上拉控制信号OCDPU_70。
上拉驱动器210操作于全模式或弱模式下取决于该第一及第二上拉数据信号UP1及UP2。即，若仅第一上拉数据信号UP1输入时，上拉驱动器210操作于有60％驱动强度的弱模式下，而若该第一及第二上拉数据信号UP1及UP2都输入时，上拉驱动器210操作于有100％驱动强度的全模式下。
图8B为本发明另一实施例的数据输出驱动器200内下拉驱动器220的框图。
如图所示，下拉驱动器220包括多个单位下拉驱动器220_70、220_80、...及220_130与多个下拉电阻RD70、RD80、...及RD130。其中，该多个下拉电阻RD70至RD130的总并列阻抗等于图5中下拉电阻RDN的阻抗。
下拉驱动器220_80至220_130分别接收下拉控制信号OCDPD_80至OCDPD_130，而下拉驱动器220_70接收下拉控制信号OCDPD_70及OCDPD_140，用以调整该输出阻抗，即数据输出信号OUTPUT的驱动强度。数据输出信号OUTPUT的驱动强度取决于该多个下拉控制信号OCDPD_70至OCDPD_140中的激活信号数。
下拉驱动器220_80及220_90分别由下拉控制信号OCDPD_80及OCDPD_90导通，由此根据第一下拉数据信号DN1执行数据输出信号OUTPUT的下拉操作。
下拉驱动器220_100至220_130分别接收下拉控制信号OCDPD_100至OCDPD_130，由此根据第二下拉数据信号DN2执行数据输出信号OUTPUT的下拉操作。
下拉驱动器220操作在全模式或弱模式下取决于该第一及第二下拉数据信号DN1及DN2。即，若仅第一下拉数据信号DN1输入时，下拉驱动器220操作在有60％驱动强度的弱模式下，而若第一及第二下拉数据信号DN1及DN2输入时，下拉驱动器220操作在有100％驱动强度的全模式下。
图9A及图9B分别为上拉驱动器210及下拉驱动器220的电路原理图。
下面参考图9A及图9B描述上拉驱动器210及下拉驱动器220的操作。
上拉驱动器210如图9A所示，其接收操作于全模式或弱模式下的第一及第二上拉数据信号UP1及UP2，如上所述。
如图9A所示，上拉驱动器210具有分别对应多个上拉控制信号的多个单位上拉驱动器，及多个上拉电阻RU1至RU7，由此来调整该数据输出信号OUTPUT的输出阻抗。该多个上拉电阻RU1至RU7的总并列阻抗等于图5中上拉电阻RUP的阻抗。
假设传统数据输出驱动器具有100％的驱动强度，本发明的DDR2SDRAM内的数据输出驱动器200能将驱动强度提升至140％，该140％的驱动强度一般为芯片组制造商及半导体存储器制造商所采用。
为达到上述目的，上拉驱动器210内设有28个PMOS晶体管。每个PMOS晶体管都连接于电源电压VDD及DQ垫之间。这28个PMOS晶体管排列成14个PMOS晶体管对。因此，上拉驱动器210包括14个PMOS晶体管对，且14个PMOS晶体管中每一对都包括两个有10％驱动强度的PMOS晶体管。
该多个单位上拉驱动器210_70至210_130的每一个都由两对14个PMOS晶体管对组成，用以接收该第一及第二上拉数据信号UP1及UP2的其中一个及该多个上拉控制信号OCDPU_70至OCDPU_140的其中一个。以图9A所示为例，210_80由两对PMOS晶体管对组成，其中一对用以接收第一上拉数据信号UP1，而另一对用以接收OCDPU_80。
不过，210_70既不接收第一上拉数据信号UP1也不接收第二上拉数据信号UP2，而是接收该多个上拉控制信号OCDPU_70至OCDPU_140中的其中两个，即OCDPU_70与OCDPU_140，因为OCDPU_70永远以逻辑低电平为激活电平，如前所述。
单位上拉驱动器210_70至210_130分别连接至上拉电阻RU70至RU130，上拉电阻RU70至RU130中的每一个都连接至DQ垫。
上拉电阻RU70至RU130的总并列阻抗等于自DQ垫看去的阻抗，因为上拉电阻RU70至RU130一直有一预定电流流过。
下拉驱动器220的操作与上述上拉驱动器210相同。
因此，本发明的数据输出驱动器200可执行JEDEC所提出的OCD校准，并具有全模式及弱模式。
该申请包括与2003年8月25日提交的韩国专利申请2003-58722内相关的主题，其所有内容引入该申请作为参考内容。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (11)

1.一种数据输出驱动器，其能够与被激活的N个上拉控制信号及N个下拉控制信号的数目成比例地线性增加其输出端驱动强度，所述数据输出驱动器包括：
上拉驱动单元，其具有N个单位上拉驱动器及N个上拉电阻，由所选定的上拉控制信号导通，以根据上拉数据信号上拉驱动输出端，其中所述单位上拉驱动器包括并联连接的上拉晶体管；及
下拉驱动单元，其具有N个单位下拉驱动器及N个下拉电阻，由所选定的下拉控制信号导通，以根据下拉数据信号下拉驱动输出端，其中所述单位下拉驱动器包括并联连接的下拉晶体管，
其中，每个单位上拉驱动器都具有相同的驱动强度，且所述N个上拉电阻连接于输出端及N个单位上拉驱动器之间；每个单位下拉驱动器都具有相同的驱动强度，且所述N个下拉电阻连接于该输出端及N个单位下拉驱动器之间。
2.如权利要求1所述的数据输出驱动器，其特征在于：所述上拉晶体管包括:
第一上拉PMOS晶体管，通过所述上拉控制信号导通，以将电源电压传输至输出端；及
第二上拉PMOS晶体管，通过所述上拉数据信号导通，以将电源电压传输至输出端。
3.如权利要求2所述的数据输出驱动器，其特征在于：所述下拉晶体管包括:
第一下拉NMOS晶体管，通过所述下拉控制信号导通，以将地电压传输至输出端；及
第二下拉NMOS晶体管，通过所述下拉数据信号导通，以将地电压传输至输出端。
4.一种数据上拉驱动器，其能够与被激活的N个上拉控制信号的数目成比例地线性增加其输出端驱动强度，其包括：
N-L个第一单位上拉驱动器，其通过N-L个上拉控制信号导通，以根据第一上拉数据信号分别上拉驱动输出端，其中每个第一单位上拉驱动器都包括并联连接的上拉晶体管；
L个第二单位上拉驱动器，其通过L个上拉控制信号导通，以根据第二上拉数据信号分别上拉驱动输出端，其中每个第二单位上拉驱动器都包括并联连接的上拉晶体管；及
N个上拉电阻，连接于输出端及N个第一及第二单位上拉驱动器之间，
其中，所述L个上拉控制信号不包括N-L个上拉控制信号中的任一个。
5.如权利要求4所述的数据上拉驱动器，其特征在于：每个第一单位上拉驱动器都包括：
第一上拉PMOS晶体管，通过所述上拉控制信号中的一个导通，以将电源电压传输至输出端；及
第二上拉PMOS晶体管，通过所述第一上拉数据信号或第二上拉数据信号导通，以将电源电压传输至输出端。
6.如权利要求5所述的数据上拉驱动器，其特征在于：每个第二单位上拉驱动器都包括：
第三上拉PMOS晶体管，通过所述上拉控制信号中的一个导通，以将电源电压传输至输出端；及
第四上拉PMOS晶体管，通过所述第一上拉数据信号或第二上拉数据信号导通，以将电源电压传输至输出端。
7.一种数据下拉驱动器，其能够与被激活的N个下拉控制信号的数目成比例地线性增加其输出端驱动强度，其包括：
N-L个第一单位下拉驱动器，其通过N-L个下拉控制信号导通，以根据第一下拉数据信号分别下拉驱动输出端，其中每个第一单位下拉驱动器都包括并联连接的下拉晶体管；
L个第二单位下拉驱动器，其通过L个下拉控制信号导通，以根据第二下拉数据信号分别下拉驱动输出端，其中每个第二单位下拉驱动器都包括并联连接的下拉晶体管；及
N个下拉电阻，连接于输出端及N个第一及第二单位下拉驱动器之间，
其中，所述L个下拉控制信号不包括N-L个下拉控制信号中的任一个。
8.如权利要求7所述的数据下拉驱动器，其特征在于：每个第一单位下拉驱动器都包括：
第一下拉NMOS晶体管，通过所述下拉控制信号中的一个导通，以将电源电压传输至输出端；及
第二下拉NMOS晶体管，通过所述第一下拉数据信号或第二下拉数据信号导通，以将电源电压传输至输出端。
9.如权利要求7所述的数据下拉驱动器，其特征在于：每个第二单位下拉驱动器都包括：
第三下拉NMOS晶体管，通过所述下拉控制信号的一个导通，以将电源电压传输至输出端；及
第四下拉NMOS晶体管，通过所述第一下拉数据信号或第二下拉数据信号导通，以将电源电压传输至输出端。
10.一种用于半导体存储器的上拉驱动器，其能够与第一至第七个上拉控制信号中被激活的信号数目成比例地线性增加其输出端驱动强度，所述上拉驱动器包括：
第一单位上拉驱动器，包括第一上拉PMOS晶体管、第二上拉PMOS晶体管和第一电阻，所述第一上拉PMOS晶体管通过第一上拉数据信号导通，以将电源电压传输至输出端，所述第二上拉PMOS晶体管通过第一上拉控制信号导通，以将电源电压传输至输出端，所述第一电阻连接于输出端与第一及第二上拉PMOS晶体管之间；
第二单位上拉驱动器，包括第三上拉PMOS晶体管、第四上拉PMOS晶体管和第二电阻，所述第三上拉PMOS晶体管通过第一上拉数据信号导通，以将电源电压传输至输出端，所述第四上拉PMOS晶体管通过该第二上拉控制信号导通，以将电源电压传输至输出端，所述第二电阻连接于输出端与第三及第四上拉PMOS晶体管之间；
第三单位上拉驱动器，包括第五上拉PMOS晶体管、第六上拉PMOS晶体管和第三电阻，所述第五上拉PMOS晶体管通过第二上拉数据信号导通，以将电源电压传输至输出端，所述第六上拉PMOS晶体管通过第三上拉控制信号导通，以将电源电压传输至输出端，所述第三电阻连接于输出端与第五及第六上拉PMOS晶体管间；
第四单位上拉驱动器，包括第七上拉PMOS晶体管、第八上拉PMOS晶体管和第四电阻，所述第七上拉PMOS晶体管通过第二上拉数据信号导通，以将电源电压传输至输出端，所述第八上拉PMOS晶体管通过第四上拉控制信号导通，以将电源电压传输至输出端，所述第四电阻连接于输出端与第七及第八上拉PMOS晶体管之间；
第五单位上拉驱动器，包括第九上拉PMOS晶体管、第十上拉PMOS晶体管和第五电阻，所述第九上拉PMOS晶体管通过第二上拉数据信号导通，以将电源电压传输至输出端，所述第十上拉PMOS晶体管通过第五上拉控制信号导通，以将电源电压传输至输出端，所述第五电阻连接于输出端与第九及第十上拉PMOS晶体管之间；
第六单位上拉驱动器，包括第十一上拉PMOS晶体管、第十二上拉PMOS晶体管和第六电阻，所述第十一上拉PMOS晶体管通过第二上拉数据信号导通，以将电源电压传输至输出端，第十二上拉PMOS晶体管通过第六上拉控制信号导通，以将电源电压传输至输出端，第六电阻连接于输出端与第十一及第十二上拉PMOS晶体管之间；及
第七单位上拉驱动器，包括第十三上拉PMOS晶体管、第十四上拉PMOS晶体管和第七电阻，所述第十三上拉PMOS晶体管通过第二上拉数据信号导通，以将电源电压传输至输出端，所述第十四上拉PMOS晶体管通过第七上拉控制信号导通，以将电源电压传输至输出端，所述第七电阻连接于输出端与第十三及第十四上拉PMOS晶体管之间。
11.一种用于半导体存储器的下拉驱动器，其能够与第一至第七个下拉控制信号中被激活的信号数目成比例地线性增加其输出端驱动强度，所述下拉驱动器包括：
第一单位下拉驱动器，包括第一下拉NMOS晶体管、第二下拉NMOS晶体管和第一电阻，所述第一下拉PMOS晶体管通过第一下拉数据信号导通，以将电源电压传输至输出端，所述第二下拉NMOS晶体管通过第一下拉控制信号导通，以将电源电压传输至输出端，所述第一电阻连接于输出端与第一及第二下拉PMOS晶体管之间；
第二单位下拉驱动器，包括第三下拉NMOS晶体管、第四下拉NMOS晶体管和第二电阻，所述第三下拉NMOS晶体管通过第一下拉数据信号导通，以将电源电压传输至输出端，所述第四下拉NMOS晶体管通过该第二下拉控制信号导通，以将电源电压传输至输出端，所述第二电阻连接于输出端与第三及第四下拉NMOS晶体管之间；
第三单位下拉驱动器，包括第五下拉NMOS晶体管、第六下拉NMOS晶体管和第三电阻，所述第五下拉NMOS晶体管通过第二下拉数据信号导通，以将电源电压传输至输出端，所述第六下拉NMOS晶体管通过第三下拉控制信号导通，以将电源电压传输至输出端，所述第三电阻连接于输出端与第五及第六下拉NMOS晶体管间；
第四单位下拉驱动器，包括第七下拉NMOS晶体管、第八下拉NMOS晶体管和第四电阻，所述第七下拉NMOS晶体管通过第二下拉数据信号导通，以将电源电压传输至输出端，所述第八下拉NMOS晶体管通过第四下拉控制信号导通，以将电源电压传输至输出端，所述第四电阻连接于输出端与第七及第八下拉NMOS晶体管之间；
第五单位下拉驱动器，包括第九下拉NMOS晶体管、第十下拉NMOS晶体管和第五电阻，所述第九下拉NMOS晶体管通过第二下拉数据信号导通，以将电源电压传输至输出端，所述第十下拉NMOS晶体管通过第五下拉控制信号导通，以将电源电压传输至输出端，所述第五电阻连接于输出端与第九及第十下拉NMOS晶体管之间；
第六单位下拉驱动器，包括第十一NMOS晶体管、第十二下拉NMOS晶体管和第六电阻，所述第十一NMOS晶体管通过第二下拉数据信号导通，以将电源电压传输至输出端，所述第十二下拉NMOS晶体管通过第六下拉控制信号导通，以将电源电压传输至输出端，所述第六电阻连接于输出端与第十一及第十二下拉NMOS晶体管之间；及
第七单位下拉驱动器，包括第十三下拉NMOS晶体管、第十四下拉NMOS晶体管和第七电阻，所述第十三下拉NMOS晶体管通过第二下拉数据信号导通，以将电源电压传输至输出端，所述第十四下拉NMOS晶体管通过第七下拉控制信号导通，以将电源电压传输至输出端，所述第七电阻连接在输出端与第十三及第十四下拉NMOS晶体管之间。
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