JP2011101266A - 半導体装置及び情報処理システム - Google Patents

Abstract

【課題】電源電圧を低下させた場合であっても、正しくデータ転送が可能な半導体装置を提供する。
【解決手段】出力ドライバ１００と、出力ドライバ１００の特性を切り替える特性切替回路１８を備える。特性切替回路１８は、電源ラインに供給される電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間と、電源ラインに供給される電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合における出力ドライバ１００の出力信号の立ち上がり時間及び立ち下がり時間を互いに一致させる。これにより、電源電圧を低下させても高調波成分やクロストークによる影響が増大することがない。また、電源電圧を低下させてもレシーバ側における受信条件が変化しないことから、電源電圧にかかわらず信号の送受信を正しく行うことが可能となる。
【選択図】図７

Description

本発明は半導体装置及び情報処理システムに関し、特に、電源電圧が可変である半導体装置及びこれを備える情報処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、標準化のため電源電圧などが規格によって厳密に定められている。例えば、ＤＤＲ（Double Data Rate）３型のＳＤＲＡＭ（Synchronous DRAM）では、電源電圧が１．５Ｖに規定されている（非特許文献１）。

他方、近年においては低消費電力化の要求が非常に強いため、電源電圧をより低電圧化する試みが数多くなされている。しかしながら、電源電圧を変化させると、出力ドライバからの出力信号の波形も変化することから、そのままでは信号の送受信を正しく行うことができない。このため、出力ドライバや入力レシーバに対する種々の調整が必要となる。一般的には、電源電圧を低下させる場合、出力ドライバのスルーレートについては電源電圧を低下させる前のスルーレートを維持するよう設計される。

1G bits DDR3 SDRAM (Document No. E1494E50 (Ver. 5.0)) URL http://www.elpida.com/pdfs/E1494E50.pdf

しかしながら、電源電圧を低下させると一般に出力信号の振幅も小さくなることから、電源電圧を低下させる前のスルーレートを維持するよう設計した場合、信号波形の持つ高調波成分が大きくなり、また、クロストークの影響も大きくなる。その結果、信号の伝播波形が乱れるため、高いデータ転送レートにおいては良好な信号品質を得ることが難しかった。

本発明者は、電源電圧を低下させる場合、出力ドライバのスルーレートを維持するのではなく、出力信号の立ち上がり時間及び立ち下がり時間を維持すれば、信号波形の周波数成分が変化しない点に注目し、これを実現する半導体装置について鋭意検討を行った。本発明は、このような技術的知見に基づきなされたものである。

本発明の一側面による半導体装置は、電源ラインに接続され、外部端子に接続され、前記外部端子に出力信号を出力する出力ドライバと、前記出力ドライバの出力信号の特性を切り替える特性切替回路と、を備え、前記特性切替回路は、前記出力ドライバの導通時の出力インピーダンスを制御するキャリブレーション回路と、前記出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整するスルーレート制御回路と、を含み、前記キャリブレーション回路は、前記電源ラインに供給される電源電圧が第１の電圧である場合と前記電源電圧が前記第１の電圧よりも小さい第２の電圧である場合とにおいて、前記第１と第２の電圧にそれぞれ対応する前記出力ドライバの導通時の出力インピーダンスを一致させ、前記スルーレート制御回路は、前記第１の電圧である場合には、前記出力信号のスルーレートを相対的に大きくし、且つ前記出力信号の振幅値を前記第１の電圧に対応する第１の振幅値とすることにより、前記出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、前記電第２の電圧である場合には、前記出力信号のスルーレートを相対的に小さくし、且つ前記出力信号の振幅値を前記第１の振幅値よりも小さい前記第２の電圧に対応する第２の振幅値とすることにより、前記出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とする、ことを特徴とする。

本発明の他の側面による半導体装置は、電源ラインに接続され、外部端子に接続され、前記外部端子に出力信号を出力する出力ドライバと、前記出力ドライバの出力信号の特性を切り替える特性切替回路と、を備え、前記特性切替回路は、前記出力ドライバの導通時の出力インピーダンスを制御するキャリブレーション回路と、前記出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整するスルーレート制御回路と、を含み、前記キャリブレーション回路は、前記電源ラインに供給される電源電圧が第１の電圧である場合と前記電源電圧が前記第１の電圧よりも小さい第２の電圧である場合とにおいて、前記第２の電圧に対応する前記出力ドライバの導通時の出力インピーダンスを前記第１の電圧に対応する前記出力ドライバの導通時のインピーダンスよりも低くさせ、前記スルーレート制御回路は、前記第１と第２の電圧である場合とにおいて、前記第１と第２の電圧にそれぞれ対応する前記出力信号のスルーレートを一致させ、且つ前記第１と第２の電圧にそれぞれ対応する前記出力信号の第１と第２の振幅値を一致させることにより、前記第１の電圧である場合における前記出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、前記第２の電圧である場合における前記出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とする、ことを特徴とする。

また、本発明の一側面による情報処理システムは、第１の電源ラインに接続された第１の出力ドライバを有する第１の半導体装置と、第２の電源ラインに接続された第１の入力レシーバを有する第２の半導体装置と、前記第１の出力ドライバが出力する出力信号を前記第１の入力レシーバに伝送するデータ配線と、を備える情報処理システムであって、前記第１の半導体装置は、前記第１の出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整する第１のスルーレート制御回路を含み、前記第１のスルーレート制御回路は、前記第１の電源ラインに供給される電源電圧が第１の電圧である場合における前記第１の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、前記第１の電源ラインに供給される電源電圧が前記第１の電圧よりも小さい第２の電圧である場合における前記第１の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とし、前記第２電圧に対応する前記第１の出力ドライバの出力信号のスルーレートを前記第１電圧に対応する前記第１の出力ドライバの出力信号のスルーレートよりも小さくし且つ前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバのインピーダンスを前記第１と第２の電圧によらず一致させ更に前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバの出力信号の振幅値の比を前記第１と第２の電圧との比に対応させるか、または前記第１と２電圧にそれぞれ対応する前記第１の出力ドライバの出力信号のスルーレートを一致させ且つ前記第２の電圧に対応する前記第１の出力ドライバのインピーダンスを前記第１の電圧に対応する前記第１の出力ドライバのインピーダンスよりも低くさせ更に前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバの出力信号の振幅値を前記第１と第２の電圧によらず一致させる、ことを特徴とする。

また、本発明の他の側面による情報処理システムは、出力ドライバと、前記出力ドライバが出力する出力信号を受ける入力レシーバと、前記出力ドライバを制御する制御回路と、を備える情報処理システムであって、前記出力ドライバに供給される電源電圧が相対的に高い第１の電圧である第１の動作条件と、前記電源電圧が前記第１の電圧よりも相対的に低い第２の電圧である第２の動作条件を有しており、前記制御回路は、前記出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示す前記第２の動作条件におけるスルーレートを、前記第１の動作条件における前記出力ドライバが出力する単位時間あたりの電位遷移量を示すスルーレートよりも小さくさせ、且つ前記第１の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間と、前記第２の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間とをそれぞれ一致させ、且つ前記第１の動作条件における前記出力ドライバの出力インピーダンスと前記第２の動作条件における前記出力ドライバの出力インピーダンスとを一致させ、更に、前記第１の動作条件における前記出力信号の振幅値と前記第２の動作条件における前記出力信号の振幅値の比を、前記第１の動作条件における前記電源電圧と前記第２の動作条件における前記電源電圧の比に比例させる、ことを特徴とする。

また、本発明のさらに他の側面による情報処理システムは、出力ドライバと、前記出力ドライバが出力する出力信号を受ける入力レシーバと、前記出力ドライバを制御する制御回路と、を備える情報処理システムであって、前記出力ドライバに供給される電源電圧が相対的に高い第１の電圧である第１の動作条件と、前記電源電圧が前記第１の電圧よりも相対的に低い第２の電圧である第２の動作条件を有しており、前記制御回路は、前記出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示す前記第１と第２の動作条件それぞれにおけるスルーレートを一致させ、且つ前記第１の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間と、前記第２の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間とをそれぞれ一致させ、且つ前記第１の動作条件における前記出力ドライバの出力インピーダンスよりも前記第２の動作条件における前記出力ドライバの出力インピーダンスを低くし、更に前記第１の動作条件における前記出力信号の振幅値と前記第２の動作条件における前記出力信号の振幅値とを、前記第１と第２の電圧によらず一致させる、ことを特徴とする。

本発明によれば、特性切替回路によって出力信号の立ち上がり時間及び立ち下がり時間を維持していることから、電源電圧を低下させても高調波成分やクロストークや反射による影響が増大することがない。また、電源電圧を低下させてもレシーバ側における受信条件をこれに対応させられることから、電源電圧にかかわらず信号の送受信を正しく行うことが可能となる。また、低消費電力化が可能となる。

本発明を適用したメモリシステムの構造を模式的に示す略斜視図である。 図１に示すメモリシステムのブロック図である。 図１に示すメモリシステムの略側面図である。 図１に示すメモリシステムのうち、データＤＱの送受信に関わる要素を抜き出して示す回路図である。 ＦＢＤＩＭＭを用いたメモリシステムのブロック図である。 図５に示すメモリシステムのうち、データＤＱの送受信に関わる要素を抜き出して示す回路図である。 本発明の第１の実施形態による出力回路１４の構成を示すブロック図である。 （ａ）は切替信号ＳＥＬが設定されるレジスタ４１０を示すブロック図であり、（ｂ）は電圧検出回路４２０のブロック図である。 出力ドライバ１００の回路図である。 変形例による出力ドライバ１００の回路図である。 スルーレート制御回路２００のブロック図である。 スルーレート調整回路２１０の回路図である。 スルーレート調整回路２２０の回路図である。 出力制御回路５００の回路図である。 キャリブレーション回路６００の回路図である。 プルアップ回路ＰＵＲ１の回路図である。 プルダウン回路ＰＤＲの回路図である。 キャリブレーション回路６００の動作を示すフローチャートである。 データＤＱの波形図であり、（ａ）は電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合を示し、（ｂ）は電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合を示している。 図１９（ａ）と図１９（ｂ）を重ね合わせた図である。 周期的台形波の波形モデルである。 周期的台形波の波形モデルである。 （ａ）は伝送系のモデル図であり、（ｂ）は各点の信号波形を示す模式図である。 各点の信号波形を示す模式図である。 本発明の第２の実施形態による出力回路１４ａの構成を示すブロック図である。 第２の実施形態において出力ドライバ１００から出力されるデータＤＱの波形図である。 キャリブレーション回路７００のブロック図である。 複数の単位ドライバ１００ａからなる出力ドライバ１００のブロック図である。 キャリブレーション回路７００ａのブロック図である。 基準電位切替回路７６０の回路図である。 第１の実施形態において、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合のレシーバ特性（セットアップ時間及びホールド時間）を示す表である。 第１の実施形態において、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合のレシーバ特性（De-rating Value）を示す表である。 第１の実施形態において、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合のレシーバ特性（セットアップ時間及びホールド時間）を示す表である。 第１の実施形態において、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合のレシーバ特性（De-rating Value）を示す表である。 第２の実施形態において、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合のレシーバ特性（セットアップ時間及びホールド時間）を示す表である。 第２の実施形態において、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合のレシーバ特性（De-rating Value）を示す表である。 第２の実施形態において、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合のレシーバ特性（セットアップ時間及びホールド時間）を示す表である。 第２の実施形態において、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合のレシーバ特性（De-rating Value）を示す表である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、電源電圧を変化させても、出力信号の立ち上がり時間及び立ち下がり時間が変わらなければ、信号波形の周波数成分が変化しない点に着目し、スルーレート又は振幅を制御することによって電源電圧に関わらず出力信号の立ち上がり時間及び立ち下がり時間を一定とすることを技術思想とするものである。ここで、「スルーレート」とは、単位時間当たりの信号の変移（遷移）量を指す。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明を適用したメモリシステムの構造を模式的に示す略斜視図である。

図１に示すメモリシステムは、いわゆるＲＤＩＭＭ（Registered Dual Inline Memory Module）を用いたメモリシステムであり、バスラインの駆動に用いる電源電圧ＶＤＤＱのレベルを２段階に切り替え可能に構成されている。第１の電圧ＶＤＤＱ１は相対的に高い電圧であり、例えば１．５Ｖである。また、第２の電圧ＶＤＤＱ２は相対的に低い電圧であり、例えば１．２５Ｖである。このように、本実施形態によるメモリシステムは、バスラインの駆動に用いる電源電圧ＶＤＤＱをＶＤＤＱ１（１．５Ｖ）に設定して使用することも、ＶＤＤＱ２（１．２５Ｖ）に設定して使用することも可能である。電源電圧ＶＤＤＱの切り替えに伴う動作については後述する。ここで、電源電圧ＶＤＤＱとは、内部回路の動作電源となる電源電圧ＶＤＤとは異なる別系統の電源電圧である。但し、電源電圧ＶＤＤとＶＤＤＱのレベルは一致していても構わない。尚、正確には「電源電圧ＶＤＤＱ」とは、高位側の電源電位ＶＤＤＱと低位側の電源電位ＶＳＳＱとの電位差を指す。

図１に示すように、本実施形態によるメモリシステムは、マザーボード２に複数のＲＤＩＭＭ４が装着された構成を有している。これらＲＤＩＭＭ４は、マザーボード２に実装されたメモリコントローラ６に接続されている。ＲＤＩＭＭ４は、図１の拡大部Ａに示すように、複数のＤＲＡＭ１０の他にレジスタチップ２０が搭載されている。データＤＱ及びデータストローブ信号ＤＱＳ，／ＤＱＳ以外のコマンドアドレス信号ＣＡについては、ＤＲＡＭ１０に直接入力されるのではなく、レジスタチップ２０によってバッファリングされた後、各ＤＲＡＭ１０に供給される。

これに対し、データＤＱ及びデータストローブ信号ＤＱＳ，／ＤＱＳについては、レジスタチップ２０を経由することなく、メモリコントローラ６と各ＤＲＡＭ１０との間で直接送受信される。図１に示す符号Ｒｓは、スタブ抵抗である。以下の説明において、特に区別する必要がないときには、データＤＱ及びデータストローブ信号ＤＱＳ，／ＤＱＳを単に「データＤＱ」と総称することがある。

図２及び図３に示すように、各ＲＤＩＭＭ４はメモリコントローラ６に対して共通接続される。図３においては、マザーボード２に設けられたデータ配線１２がスタブ抵抗Ｒｓを介して各ＲＤＩＭＭ４の対応するＤＲＡＭ１０に共通接続された様子が示されている。このように、ＲＤＩＭＭ方式では、ＤＲＡＭ１０及びレジスタチップ２０が複数のＲＤＩＭＭ間において共通接続される。

図４は、データＤＱの送受信に関わる要素を抜き出して示す回路図である。図４に示すように、メモリコントローラ６及びＤＲＡＭ１０に設けられたデータ入出力端子６ａ，１０ａは、データ配線１２を介して共通接続されている。メモリコントローラ６及びＤＲＡＭ１０は、それぞれデータ入出力端子６ａ，１０ａに接続された出力回路１４及び入力回路１６を備えている。これにより、リード動作時においては、いずれかのＤＲＡＭ１０の出力回路１４からデータＤＱが出力され、これがメモリコントローラ６内の入力回路１６によって受信される。一方、ライト動作時においては、メモリコントローラ６内の出力回路１４からデータＤＱが出力され、これがいずれかのＤＲＡＭ１０内の入力回路１６によって受信される。本発明の特徴はこれら出力回路１４にあり、その詳細については後述する。

尚、本発明をメモリシステムに適用した場合であっても、使用するメモリモジュールがＲＤＩＭＭに限定されないことは言うまでもなく、ＦＢＤＩＭＭ（Fully Buffered DIMM）やＵＤＩＭＭ（Unbuffered DIMM）、ＬＲＤＩＭＭ（Load Reduced DIMM）等を用いることも可能である。

図５に示すように、ＦＢＤＩＭＭ８はアドレス信号、データ信号、制御信号など全ての信号を一旦モジュール基板上に実装されたＡＭＢ（Advanced Memory Buffer）と呼ばれるチップ３０で受けるタイプのＤＩＭＭである。ＡＭＢ３０はマザーボード２に実装されていても構わない。ＡＭＢ３０は、パラレル−シリアル変換機能を有するＬＳＩチップである。つまり、ＡＭＢ３０とメモリコントローラ６との間は、ＰＣＩエクスプレスに似たポイント・ツー・ポイントのシリアルインタフェースで結ばれる。その一方で、ＡＭＢ３０とＤＲＡＭ１０間は、従来通りのパラレルインターフェースで結ばれる。ＡＭＢ３０は、シリアルに発行されたメモリ制御コマンドをパラレル変換し、まとめてＤＲＡＭ１０へ転送する。また、データＤＱを双方向転送する。

図６は、ＦＢＤＩＭＭ方式における、データＤＱの送受信に関わる要素を抜き出して示す回路図である。図６に示すように、メモリコントローラ６と複数のＡＭＢ３０との間は縦続接続されており、ライト時においてはデータ出力端子６ｂ、データ入力端子３０ｂ、データ出力端子３０ｃを介してライトデータが転送され、リード時においてはデータ出力端子３０ｄ、データ入力端子３０ｅ、データ入力端子６ｃを介してリードデータが転送される。一方、ＡＭＢ３０とＤＲＡＭ１０との間は、データ入出力端子１０ａ，３０ａを介して個別に接続されている。データの転送には、出力回路１４及び入力回路１６が用いられる。上述の通り、本発明の特徴はこれら出力回路１４にある。

図示しないが、ＵＤＩＭＭは、メモリコントローラ６からのアドレス信号、制御信号、データ信号が直接モジュール基板上のＤＲＡＭ１０に分配接続される形態のＤＩＭＭである。ＲＤＩＭＭやＦＢＤＩＭＭとは異なり、メモリコントローラ６とＤＲＡＭ１０との間に、レジスタチップ２０やＡＭＢ３０が介在しないことから、レイテンシ面では有利である。しかし、メモリコントローラ６及びＤＲＡＭ１０の双方から見た電気的な負荷が大きいことから、多くのＤＩＭＭを接続することには不向きである。図示しないが、ＬＲＤＩＭＭにおいてはＲＤＩＭＭのレジスタチップ２０がメモリバッファに置き換えられる。また、ＲＤＩＭＭではメモリコントローラ６とＤＲＡＭ１０間でデータＤＱの授受が直接行われるが、ＬＲＤＩＭＭではデータＤＱもメモリバッファを介してメモリコントローラ６とＤＲＡＭ１０間で授受が行われる。ＬＲＤＩＭＭにおけるメモリバッファとＤＲＡＭ１０間のデータＤＱ信号の授受は、Point to Point topologyであり、ＦＢＤＩＭＭと同様である。

以下、図４及び図６に示した出力回路１４の構成についてより詳細に説明する。

図７は、本発明の第１の実施形態による出力回路１４の構成を示すブロック図である。

図７に示すように、本実施形態による出力回路１４は、データ入出力端子１０ａを駆動する出力ドライバ１００と、電源電圧ＶＤＤＱに基づいて出力ドライバ１００の特性を切り替える特性切替回路１８とを備えている。特性切替回路１８は、出力ドライバ１００のスルーレートを調整するスルーレート制御回路２００を含む。出力ドライバ１００は、オン信号ＮｏｎＢ，ＰｏｎＢに基づき、ハイレベル又はローレベルのデータＤＱをデータ入出力端子１０ａから出力する。特に限定されるものではないが、本実施形態においてはオン信号ＮｏｎＢ，ＰｏｎＢはいずれも５ビットの信号である。これは、後述するように、出力ドライバ１００に含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤがいずれも５つの出力トランジスタによって構成されているためである。尚、出力回路１４がＯＤＴ（On Die Termination）機能を有している場合には、出力ドライバ１００を終端抵抗として機能させることも可能である。出力ドライバ１００の具体的な回路構成については後述する。

スルーレート制御回路２００は、オン信号ＰｏｎＡ，ＮｏｎＡ、スルーレート設定信号ＣＰ，ＣＮ及びソース電位ＶＰ，ＶＮを受けて、オン信号ＰｏｎＢ，ＮｏｎＢを生成する回路である。オン信号ＰｏｎＢは、論理的にはオン信号ＰｏｎＡの反転信号であるが、その波形及びレベルがスルーレート設定信号ＣＰ及びソース電位ＶＰによって調整されている。同様に、オン信号ＮｏｎＢは、論理的にはオン信号ＮｏｎＡの反転信号であるが、その波形及びレベルがスルーレート設定信号ＣＮ及びソース電位ＶＮによって調整されている。スルーレート制御回路２００の具体的な回路構成については後述する。

スルーレート設定信号ＣＰ，ＣＮは、スルーレート設定回路３００から出力される信号であり、特に限定されるものではないが本実施形態ではそれぞれ３ビットの信号である。スルーレート設定信号ＣＰ，ＣＮの値は、製造段階においてスルーレート設定回路３００に対する不揮発的な書き込み（例えば、ヒューズ素子又はアンチヒューズ素子の破壊）を行うことによって固定される。製造段階におけるスルーレート設定回路３００への書き込みは、ウェハ状態で行われる動作試験の結果や、当該半導体チップの用途などに基づいて行われる。したがって、スルーレート設定信号ＣＰ，ＣＮにより設定されるスルーレートは、出荷時における最適な値である。但し、本発明においてスルーレート設定信号ＣＰ，ＣＮを固定値とすることは必須でなく、可変としても構わない。

ソース電位ＶＰ，ＶＮは、ソース電位調整回路４００より供給される電位である。ソース電位調整回路４００には切替信号ＳＥＬが入力されており、生成されるソース電位ＶＰ，ＶＮのレベルは切替信号ＳＥＬによって選択される。切替信号ＳＥＬは、電源電圧ＶＤＤＱが相対的に高い電圧ＶＤＤＱ１（１．５Ｖ）であるか、相対的に低い電圧ＶＤＤＱ２（１．２５Ｖ）であるかを示す信号である。切替信号ＳＥＬは、図８（ａ）に示すように、電源電圧ＶＤＤＱが第１のレベルＶＤＤＱ１であるか第２のレベルＶＤＤＱ２であるかを示すレジスタ４１０の設定値を参照することによって取得しても構わないし、図８（ｂ）に示すように、電源電圧ＶＤＤＱのレベルを検出する電圧検出回路４２０を用い、電圧検出回路４２０の検出結果を参照することによって取得しても構わない。本実施形態においては、電源電圧ＶＤＤＱのレベルは、ＶＤＤＱ１（１．５Ｖ）又はＶＤＤＱ２（１．２５Ｖ）に設定されるため、切替信号ＳＥＬは１ビットのデジタル信号で足りる。例えば、電源電圧ＶＤＤＱのレベルがＶＤＤＱ１（１．５Ｖ）である場合には、切替信号ＳＥＬはハイレベルとなり、電源電圧ＶＤＤＱのレベルがＶＤＤＱ２（１．２５Ｖ）である場合には、切替信号ＳＥＬはローレベルとなる。但し、本発明がこれに限定されるものではない。例えば、図８（ｂ）に示す電圧検出回路４２０を用いる場合には、電源電圧ＶＤＤＱのレベル検出を無段階とし、切替信号ＳＥＬをアナログ値としても構わない。

オン信号ＰｏｎＡ，ＮｏｎＡは、出力制御回路５００から供給される信号であり、オン信号ＰｏｎＢ，ＮｏｎＢと同様、本実施形態ではそれぞれ５ビットの信号である。出力制御回路５００は、図示しない内部回路から供給される内部データＰ，Ｎ及びインピーダンス調整信号ＺＱＰ，ＺＱＮを受けて、オン信号ＰｏｎＡ，ＮｏｎＡを生成する。出力制御回路５００の具体的な回路構成については後述する。

インピーダンス調整信号ＺＱＰ，ＺＱＮは、キャリブレーション回路６００より供給される信号である。詳細については後述するが、キャリブレーション回路６００には、出力ドライバ１００と実質的に同じ回路構成を有するレプリカバッファが含まれており、レプリカバッファを用いたキャリブレーション動作を行うことによって、インピーダンス調整信号ＺＱＰ，ＺＱＮが生成される。このうち、インピーダンス調整信号ＺＱＰは、出力ドライバ１００に含まれるプルアップ回路を調整する信号であり、インピーダンス調整信号ＺＱＮはプルダウン回路を調整する信号である。本実施形態においては、インピーダンス調整信号ＺＱＰ，ＺＱＮはいずれも５ビットの信号である。

次に、図７に示す出力回路１４を構成する各回路について詳細に説明する。

図９は、出力ドライバ１００の回路図である。

図９に示すように、出力ドライバ１００は、高位側の電源電位ＶＤＤＱが供給される電源ラインとデータ入出力端子１０ａとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタからなる出力トランジスタ１１１〜１１５と、データ出力端子１０ａと低位側の電源電位ＶＳＳＱが供給される電源ラインとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタからなる出力トランジスタ１２１〜１２５によって構成されている。出力ドライバ１００のうち、出力トランジスタ１１１〜１１５からなる並列回路はプルアップ回路ＰＵを構成しており、出力トランジスタ１２１〜１２５からなる並列回路はプルダウン回路ＰＤを構成している。

出力トランジスタ１１１〜１１５のゲート（制御電極）には、オン信号ＰｏｎＢを構成する５つの動作信号ＰｏｎＢ１〜ＰｏｎＢ５がそれぞれ供給されている。したがって、プルアップ回路ＰＵを構成する出力トランジスタ１１１〜１１５は、動作信号ＰｏｎＢ１〜ＰｏｎＢ５に基づいて個々にオン（電気的に導通）／オフ（電気的に非導通）制御がされることになる。同様に、出力トランジスタ１２１〜１２５のゲート（制御電極）には、オン信号ＮｏｎＢを構成する５つの動作信号ＮｏｎＢ１〜ＮｏｎＢ５がそれぞれ供給されている。したがって、プルダウン回路ＰＤを構成する出力トランジスタ１２１〜１２５も、動作信号ＮｏｎＢ１〜ＮｏｎＢ５に基づいて個々にオン／オフ制御がされることになる。尚、以後の説明において、トランジスタが電気的に導通する、または導通させることを、単に「オン」、トランジスタが電気的に非導通する、または非導通させることを、単に「オフ」と呼ぶことがある。

出力ドライバ１００を構成するプルアップ回路ＰＵ及びプルダウン回路ＰＤは、導通時に所定のインピーダンスとなるように設計されている。しかしながら、トランジスタのオン抵抗（トランジスタが電気的に導通する時のインピーダンス値）は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。

出力ドライバ１００のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ及びプルダウン回路ＰＤを構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、出力トランジスタ１１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、出力トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、出力トランジスタ１２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、出力トランジスタ１２２〜１２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。

このような構成により、動作信号ＰｏｎＢ１〜ＰｏｎＢ５，ＮｏｎＢ１〜ＮｏｎＢ５によってオンさせる出力トランジスタを適宜選択することで、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスを所望の値とすることが可能となる。

但し、出力ドライバ１００の構成としては図９に示す回路に限定されず、例えば図１０に示すように、データ入出力端子１０ａとプルアップ回路ＰＵ及びプルダウン回路ＰＤとの間に抵抗Ｒを挿入しても構わない。このような抵抗Ｒとしては、例えばタングステン（Ｗ）抵抗を用いることができる。

図１１は、スルーレート制御回路２００のブロック図である。

図１１に示すように、スルーレート制御回路２００は、オン信号ＰｏｎＢを生成するスルーレート調整回路２１０と、オン信号ＮｏｎＢを生成するスルーレート調整回路２２０によって構成されている。スルーレート調整回路２１０は、スルーレート設定信号ＣＰ及びソース電位ＶＰに基づき、オン信号ＰｏｎＡをオン信号ＰｏｎＢに変換する回路である。同様に、スルーレート調整回路２２０は、スルーレート設定信号ＣＮ及びソース電位ＶＮに基づき、オン信号ＮｏｎＡをオン信号ＮｏｎＢに変換する回路である。

上述の通り、オン信号ＰｏｎＢは、論理的にはオン信号ＰｏｎＡの反転信号であるが、その波形及びレベルがスルーレート設定信号ＣＰ及びソース電位ＶＰによって調整されている。同様に、オン信号ＮｏｎＢは、論理的にはオン信号ＮｏｎＡの反転信号であるが、その波形及びレベルがスルーレート設定信号ＣＮ及びソース電位ＶＮによって調整されている。

図１２は、スルーレート調整回路２１０の回路図である。

図１２に示すように、スルーレート調整回路２１０は、オン信号ＰｏｎＡ１〜ＰｏｎＡ５に基づいてそれぞれオン信号ＰｏｎＢ１〜ＰｏｎＢ５を生成する駆動回路２３１〜２３５によって構成されている。駆動回路２３１は、オン信号ＰｏｎＡ１が供給されるＮチャンネルＭＯＳトランジスタ（選択トランジスタ）２６１〜２６３のそれぞれと、スルーレート設定信号ＣＰ１〜ＣＰ３が供給されるＮチャンネルＭＯＳトランジスタ（調整トランジスタ）２７１〜２７３のそれぞれとの直列回路が３つ並列接続された構成を有している。スルーレート設定信号ＣＰ１〜ＣＰ３は、スルーレート設定信号ＣＰを構成する信号である。

スルーレート設定信号ＣＰを構成する各ビットＣＰ１〜ＣＰ３に重み付けがされている場合には、少なくとも調整トランジスタ２７１〜２７３については重み付けに応じてＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましい。具体的には、スルーレート設定ＣＰ１〜ＣＰ３の重み付けがそれぞれ「１」、「２」、「４」である場合には、調整トランジスタ２７１のＷ／Ｌ比を「１ＷＬｐｓ」とした場合、調整トランジスタ２７２，２７３のＷ／Ｌ比をそれぞれ「２ＷＬｐｓ」、「４ＷＬｐｓ」に設定すればよい。

また、駆動回路２３１のソースには、ソース電位調整回路４００より供給されるソース電位ＶＰが供給される。ソース電位調整回路４００は、切替信号ＳＥＬがハイレベル（ＶＤＤＱ＝ＶＤＤＱ１）である場合には、ソース電位ＶＰをＶＳＳに設定し、切替信号ＳＥＬがローレベル（ＶＤＤＱ＝ＶＤＤＱ２）である場合には、ソース電位ＶＰをＶＳＳ未満の負電位ＶＳＳ２に設定する。

他の駆動回路２３２〜２３５についても、それぞれオン信号ＰｏｎＡ２〜ＰｏｎＡ５が供給される他は、駆動回路２３１と同じ回路構成を有している。

かかる回路構成により、対応するオン信号ＰｏｎＡ１〜ＰｏｎＡ５が活性レベル（ハイレベル）である駆動回路２３１〜２３５については、その出力であるオン信号ＰｏｎＢ１〜ＰｏｎＢ５がローレベル（ＶＳＳ又はＶＳＳ２）に活性化する。オン信号ＰｏｎＢ１〜ＰｏｎＢ５は、オン信号ＰｏｎＡ１〜ＰｏｎＡ５が非活性レベル（ローレベル）に戻ると、Ｐチャンネル型ＭＯＳトランジスタ２６０によってハイレベルにリセットされる。

そして、オン信号ＰｏｎＡ１〜ＰｏｎＡ５の活性化に基づくオン信号ＰｏｎＢ１〜ＰｏｎＢ５の波形及びレベルは、スルーレート設定信号ＣＰ及びソース電位ＶＰによって調整される。具体的には、スルーレート設定信号ＣＰがより高いスルーレートを指定している場合には、オン信号ＰｏｎＢ１〜ＰｏｎＢ５の立ち下がりはより急峻となり、逆に、スルーレート設定信号ＣＰがより低いスルーレートを指定している場合には、オン信号ＰｏｎＢ１〜ＰｏｎＢ５の立ち下がりはより緩やかとなる。また、電源電圧ＶＤＤＱがＶＤＤ２（１．２５Ｖ）に設定されている場合には、ソース電位ＶＰがＶＳＳ２（＜ＶＳＳ）に設定されることから、ソース電位ＶＰがＶＳＳである場合に比べてスルーレートが高められる。

このようにして生成されるオン信号ＰｏｎＢ１〜ＰｏｎＢ５は、図９に示した出力ドライバ１００のプルアップ回路ＰＵに供給される。プルアップ回路ＰＵは、Ｐチャンネル型ＭＯＳトランジスタ１１１〜１１５によって構成されていることから、そのオン抵抗（出力インピーダンス）は、ゲート−ソース間電圧（Ｖｇｓ）及びソース−ドレイン間電圧（Ｖｄｓ）によって変化する。したがって、電源電圧ＶＤＤＱが相対的に高いＶＤＤ１（１．５Ｖ）である場合のオン抵抗よりも、電源電圧ＶＤＤＱが相対的に低いＶＤＤ２（１．２５Ｖ）である場合のオン抵抗の方が高くなる。尚、本願明細書において、出力インピーダンスは、出力ドライバ１００（プルアップ回路ＰＵまたはプルダウン回路ＰＤ）が電気的に導通している場合の、インピーダンスを示す。更に、本願明細書において、インピーダンス値を単に「インピーダンス」と呼ぶ。

しかしながら、本実施形態では、電源電圧ＶＤＤＱがＶＤＤ２（１．２５Ｖ）に設定されている場合には、ソース電位ＶＰがＶＳＳよりも低いＶＳＳ２に切り替えられるため、電源電圧ＶＤＤＱがＶＤＤ１である場合のオン抵抗と、電源電圧ＶＤＤＱがＶＤＤ２である場合のオン抵抗は等しくなる。より正確には、電源電圧ＶＤＤＱがＶＤＤ１である場合のオン抵抗と、電源電圧ＶＤＤＱがＶＤＤ２である場合のオン抵抗が等しくなるよう、ＶＳＳ２のレベルが定められる。

図１３は、スルーレート調整回路２２０の回路図である。

図１３に示すように、スルーレート調整回路２２０は、オン信号ＮｏｎＡ１〜ＮｏｎＡ５に基づいてそれぞれオン信号ＮｏｎＢ１〜ＮｏｎＢ５を生成する駆動回路２４１〜２４５によって構成されている。駆動回路２４１は、オン信号ＮｏｎＡ１が供給されるＮチャンネルＭＯＳトランジスタ（選択トランジスタ）２８１〜２８３のそれぞれと、スルーレート設定信号ＣＮ１〜ＣＮ３が供給されるＮチャンネルＭＯＳトランジスタ（調整トランジスタ）２９１〜２９３のそれぞれとの直列回路が３つ並列接続された構成を有している。スルーレート設定信号ＣＮ１〜ＣＮ３は、スルーレート設定信号ＣＮを構成する信号である。

スルーレート設定信号ＣＮを構成する各ビットＣＮ１〜ＣＮ３に重み付けがされている場合には、少なくとも調整トランジスタ２９１〜２９３については重み付けに応じてＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましい。具体的には、スルーレート設定ＣＮ１〜ＣＮ３の重み付けがそれぞれ「１」、「２」、「４」である場合には、調整トランジスタ２９１のＷ／Ｌ比を「１ＷＬｎｓ」とした場合、調整トランジスタ２９２，２９３のＷ／Ｌ比をそれぞれ「２ＷＬｎｓ」、「４ＷＬｎｓ」に設定すればよい。

また、駆動回路２４１のソースには、ソース電位調整回路４００より供給されるソース電位ＶＮが供給される。ソース電位調整回路４００は、切替信号ＳＥＬがハイレベル（ＶＤＤＱ＝ＶＤＤＱ１）である場合には、ソース電位ＶＮをＶＤＤに設定し、切替信号ＳＥＬがローレベル（ＶＤＤＱ＝ＶＤＤＱ２）である場合には、ソース電位ＶＮをＶＤＤを超える昇圧電位ＶＤＤ２に設定する。

他の駆動回路２４２〜２４５についても、それぞれオン信号ＮｏｎＡ２〜ＮｏｎＡ５が供給される他は、駆動回路２４１と同じ回路構成を有している。

かかる回路構成により、対応するオン信号ＮｏｎＡ１〜ＮｏｎＡ５が活性レベル（ローレベル）である駆動回路２４１〜２４５については、その出力であるオン信号ＮｏｎＢ１〜ＮｏｎＢ５がハイレベル（ＶＤＤ又はＶＤＤ２）に活性化する。オン信号ＮｏｎＢ１〜ＮｏｎＢ５は、オン信号ＮｏｎＡ１〜ＮｏｎＡ５が非活性レベル（ハイレベル）に戻ると、Ｎチャンネル型ＭＯＳトランジスタ２８０によってローレベルにリセットされる。

そして、オン信号ＮｏｎＡ１〜ＮｏｎＡ５の活性化に基づくオン信号ＮｏｎＢ１〜ＮｏｎＢ５の波形及びレベルは、スルーレート設定信号ＣＮ及びソース電位ＶＮによって調整される。具体的には、スルーレート設定信号ＣＮがより高いスルーレートを指定している場合には、オン信号ＮｏｎＢ１〜ＮｏｎＢ５の立ち上がりはより急峻となり、逆に、スルーレート設定信号ＣＮがより低いスルーレートを指定している場合には、オン信号ＮｏｎＢ１〜ＮｏｎＢ５の立ち上がりはより緩やかとなる。また、電源電圧ＶＤＤＱがＶＤＤ２（１．２５Ｖ）に設定されている場合には、ソース電位ＶＮがＶＤＤ２（＞ＶＤＤ）に設定されることから、ソース電位ＶＮがＶＤＤである場合に比べてスルーレートが高められる。

このようにして生成されるオン信号ＮｏｎＢ１〜ＮｏｎＢ５は、図９に示した出力ドライバ１００のプルダウン回路ＰＤに供給される。プルダウン回路ＰＤは、Ｎチャンネル型ＭＯＳトランジスタ１２１〜１２５によって構成されていることから、そのオン抵抗（出力インピーダンス）は、ゲート−ソース間電圧（Ｖｇｓ）及びソース−ドレイン間電圧（Ｖｄｓ）によって変化する。したがって、電源電圧ＶＤＤＱが相対的に高いＶＤＤ１（１．５Ｖ）である場合のオン抵抗よりも、電源電圧ＶＤＤＱが相対的に低いＶＤＤ２（１．２５Ｖ）である場合のオン抵抗の方が高くなる。

しかしながら、本実施形態では、電源電圧ＶＤＤＱがＶＤＤ２（１．２５Ｖ）に設定されている場合には、ソース電位ＶＮがＶＤＤよりも高いＶＤＤ２に切り替えられるため、電源電圧ＶＤＤＱがＶＤＤ１である場合のオン抵抗と、電源電圧ＶＤＤＱがＶＤＤ２である場合のオン抵抗は等しくなる。より正確には、電源電圧ＶＤＤＱがＶＤＤ１である場合のオン抵抗と、電源電圧ＶＤＤＱがＶＤＤ２である場合のオン抵抗が等しくなるよう、ＶＤＤ２のレベルが定められる。

図１４は、出力制御回路５００の回路図である。

図１４に示すように、出力制御回路５００は、５つのＮＯＲ回路５１１〜５１５と、５つのＮＡＮＤ回路５２１〜５２５によって構成されている。ＮＯＲ回路５１１〜５１５には内部データＰが共通に供給されているとともに、インピーダンス調整信号ＺＱＰを構成するインピーダンス調整信号ＺＱＰ１〜ＺＱＰ５がそれぞれ供給されている。一方、ＮＡＮＤ回路５２１〜５２５には内部データＮが共通に供給されているとともに、インピーダンス調整信号ＺＱＮを構成するインピーダンス調整信号ＺＱＮ１〜ＺＱＮ５がそれぞれ供給されている。

内部データＰ，Ｎは、出力すべきデータの論理値を示す信号であり、データ入出力端子１０ａより出力すべきデータがハイレベルであればいずれもローレベルとされ、データ入出力端子１０ａより出力すべきデータがローレベルであればいずれもハイレベルとされる。したがって、内部データＰ，Ｎを単一の信号とすることも可能であるが、出力ドライバ１００がＯＤＴ動作を行う場合には、内部データＰをローレベル、内部データＮをハイレベルとする必要があり、このようなケースを想定して本実施形態では別個の信号を用いている。上述の通り、内部データＰ，Ｎは図示しない内部回路によって生成される信号である。

このような構成により、内部データＰ，Ｎがローレベルである場合には、ＮＯＲ回路５１１〜５１５の出力である動作信号ＰｏｎＡ１〜ＰｏｎＡ５の少なくとも一つがハイレベルに活性化する一方、ＮＡＮＤ回路５２１〜５２５の出力である動作信号ＮｏｎＡ１〜ＮｏｎＡ５は全てハイレベルに非活性化される。この場合、動作信号ＰｏｎＡ１〜ＰｏｎＡ５のいずれを活性化させるかは、インピーダンス調整信号ＺＱＰによって決まる。動作信号ＰｏｎＡ１〜ＰｏｎＡ５は、図７に示した動作信号ＰｏｎＡを構成する。

同様に、内部データＰ，Ｎがハイレベルである場合には、ＮＡＮＤ回路５２１〜５２５の出力である動作信号ＮｏｎＡ１〜ＮｏｎＡ５の少なくとも一つがローレベルに活性化する一方、ＮＯＲ回路５１１〜５１５の出力である動作信号ＰｏｎＡ１〜ＰｏｎＡ５は全てローレベルに非活性化される。この場合、動作信号ＮｏｎＡ１〜ＮｏｎＡ５のいずれを活性化させるかは、インピーダンス調整信号ＺＱＮによって決まる。動作信号ＮｏｎＡ１〜ＮｏｎＡ５は、図７に示した動作信号ＮｏｎＡを構成する。

図１５は、キャリブレーション回路６００の回路図である。

図１５に示すように、キャリブレーション回路６００は、プルアップ回路ＰＵＲ１，ＰＵＲ２と、プルダウン回路ＰＤＲと、プルアップ回路ＰＵＲ１，ＰＵＲ２の動作を制御するカウンタ６３０と、プルダウン回路ＰＤＲの動作を制御するカウンタ６４０と、カウンタ６３０，６４０をそれぞれ制御するコンパレータ６３１，６４１と、カウンタ６３０，６４０の動作を制御するシーケンス制御部６５０とを備えている。

図１６は、プルアップ回路ＰＵＲ１の回路図である。

図１６に示すように、プルアップ回路ＰＵＲ１は、ドレインがキャリブレーション端子ＺＱに接続されている他は、出力ドライバ１００に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。具体的には、電源電位ＶＤＤＱとキャリブレーション端子ＺＱとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ６１１〜６１５によって構成されている。プルアップ回路ＰＵＲ１に含まれるトランジスタ６１１〜６１５は、図９に示したトランジスタ１１１〜１１５に対応しており、それぞれ同一のインピーダンスを有している。但し、インピーダンスが実質的に同じである限り、プルアップ回路ＰＵＲ１に含まれるトランジスタ６１１〜６１５と、図９に示したトランジスタ１１１〜１１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

図１５に示したように、キャリブレーション端子ＺＱには外部抵抗ＲＥが接続されている。外部抵抗ＲＥのインピーダンスは、出力ドライバ１００を構成するプルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンスと一致している。換言すれば、プルアップ回路ＰＵ及びプルダウン回路ＰＤのインピーダンス目標値と同じインピーダンスをもった外部抵抗ＲＥがキャリブレーション端子ＺＱに接続される。

トランジスタ６１１〜６１５のゲートには、カウンタ６３０よりインピーダンス調整信号ＺＱＰ１〜ＺＱＰ５がそれぞれ供給されており、これによってプルアップ回路ＰＵＲ１の動作が制御される。インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５は、図７に示したインピーダンス調整信号ＺＱＰを構成する信号である。インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５は、それぞれ出力ドライバ１００を構成する出力トランジスタ１１１〜１１５に対応する信号であり、出力トランジスタ１１１〜１１５のうち使用する出力トランジスタを指定する。したがって、出力トランジスタ１１１〜１１５に重み付けがされている場合には、インピーダンス調整信号ＺＱＰ１〜ＺＱＰ５についても対応する重み付けを有する。

プルアップ回路ＰＵＲ２は、ドレイン側が図１５に示すノードＡに接続されている他は、図１６に示すプルアップ回路ＰＵＲ１と同一の回路構成を有している。したがって、プルアップ回路ＰＵＲ２に含まれる５つのトランジスタのゲートには、同じくインピーダンス調整信号ＺＱＰ１〜ＺＱＰ５が供給される。

図１７は、プルダウン回路ＰＤＲの回路図である。

図１７に示すように、プルダウン回路ＰＤＲは、ドレインがノードＡに接続されている他は、出力ドライバ１００に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。具体的には、ノードＡと接地電位ＶＳＳＱとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ６２１〜６２５によって構成されている。プルダウン回路ＰＤＲに含まれるトランジスタ６２１〜６２５は、図９に示したトランジスタ１２１〜１２５に対応しており、それぞれ同一のインピーダンスを有している。但し、インピーダンスが実質的に同じである限り、プルダウン回路ＰＤＲに含まれるトランジスタ６２１〜６２５と、図９に示したトランジスタ１２１〜１２５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。

トランジスタ６２１〜６２５のゲートには、カウンタ６４０よりインピーダンス調整信号ＺＱＮ１〜ＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路ＰＤＲの動作が制御される。インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５は、図７に示したインピーダンス調整信号ＺＱＮを構成する信号である。インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５は、それぞれ出力ドライバ１００を構成する出力トランジスタ１２１〜１２５に対応する信号であり、出力トランジスタ１２１〜１２５のうち使用する出力トランジスタを指定する。したがって、出力トランジスタ１２１〜１２５に重み付けがされている場合には、インピーダンス調整信号ＺＱＮ１〜ＺＱＮ５についても対応する重み付けを有する。

図１５に示すように、プルアップ回路ＰＵＲ２とプルダウン回路ＰＤＲはノードＡを介して接続されている。このため、プルアップ回路ＰＵＲ２とプルダウン回路ＰＤＲは、出力ドライバ１００と実質的に同じ回路構成を有するレプリカバッファを構成する。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端であるノードＡは、図１５に示すように、コンパレータ６４１の非反転入力端子（＋）に接続されている。

カウンタ６３０は、コンパレータ６３１の出力に応じてカウントアップ又カウントダウンするカウンタであり、その出力はインピーダンス調整信号ＺＱＰとして用いられる。カウンタ６３０は、コンパレータ６３１の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを行い、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを行う。コンパレータ６３１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位ＶＤＤＱと接地電位ＶＳＳＱとの間に接続された抵抗６６１，６６２の中点に接続されている。尚、接地電位ＶＳＳＱは、低電位側である低電位電源ラインである。かかる構成により、コンパレータ６３１は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤＱ／２）とを比較し、前者の電位が後者の電位よりも高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の電位が前者の電位よりも高ければ比較信号ＣＯＭＰ１をローレベルとする。

尚、コンパレータ６３１と６４１のそれぞれの反転入力端子（−）に入力される抵抗６６１，６６２の中点（Ｖｒｅｆ）の電位は、ＶＤＤＱの電位が変われば、それに対応して変更されることに注意が必要である。即ち、中点の電位である所定電圧は、電源電圧（ＶＤＤＱ）が第１の電圧（１．５Ｖ）である場合、第１の電圧に対して１／ｎ（抵抗６６１，６６２の比）である第１の所定電圧であり、電源電圧（ＶＤＤＱ）が第２の電圧（１．２５Ｖ）である場合、第２の電圧に対して前記１／ｎである第２の所定電圧である。１／ｎは、例えば１／２である。即ち、ｎは２であり、この値「２」はＪＥＤＥＣで規格化されたＺＱ端子を使用したキャリブレーション（出力トランジスタのインピーダンスをマッチングさせるに当たり、出力トランジスタのインピーダンス値とキャリブレーション抵抗（ＲＥ）値とをマッチングさせる。）がマッチングしたときのＺＱ端子の電位（ＶＤＤＱ／２）の「２」に相当する値である。

一方、カウンタ６４０は、コンパレータ６４１の出力に応じてカウントアップ又カウントダウンするカウンタであり、その出力はインピーダンス調整信号ＺＱＮとして用いられる。カウンタ６４０は、コンパレータ６４１の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを行い、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを行う。コンパレータ６４１の非反転入力端子（＋）はノードＡに接続されており、反転入力端子（−）は抵抗６６１，６６２の中点に接続されている。かかる構成により、コンパレータ６４１は、ノードＡの電位と中間電圧（ＶＤＤＱ／２）とを比較し、前者の方が電位が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が電位が高ければ比較信号ＣＯＭＰ２をローレベルとする。

そして、カウンタ６３０，６４０はシーケンス制御部６５０による制御によりカウント動作を行い、これにより、プルアップ回路ＰＵＲ１，ＰＵＲ２及びプルダウン回路ＰＤＲのインピーダンスを調整する。

図１８は、キャリブレーション回路６００の動作を示すフローチャートである。

まず、外部からキャリブレーションコマンドが発行されると（ステップＳ１）、シーケンス制御部６５０はカウンタ６３０の動作を許可する。これにより、プルアップ回路ＰＵＲ１のインピーダンスが外部抵抗ＲＥのインピーダンスと一致するよう、カウンタ６３０のカウント値が定められる（ステップＳ２）。具体的には、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤＱ／２）よりも高ければ、比較信号ＣＯＭＰ１がハイレベルとなることから、カウンタ６３０はカウントアップを行う。これにより、プルアップ回路ＰＵＲ１のインピーダンスは徐々に高められる。逆に、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤＱ／２）よりも低ければ、比較信号ＣＯＭＰ１がローレベルとなることから、カウンタ６３０はカウントダウンを行う。これにより、プルアップ回路ＰＵＲ１のインピーダンスは徐々に下げられる。

このような動作を行うことにより、カウンタ６３０のカウント値であるインピーダンス調整信号ＺＱＰは、プルアップ回路ＰＵＲ１のインピーダンスが外部抵抗ＲＥのインピーダンスと一致するような値に調整される。図１５に示すように、インピーダンス調整信号ＺＱＰはプルアップ回路ＰＵＲ２にも供給されていることから、プルアップ回路ＰＵＲ２についてもインピーダンスが外部抵抗ＲＥのインピーダンスと一致する。

プルアップ回路ＰＵＲ１，ＰＵＲ２の調整が終わると、シーケンス制御部６５０はカウンタ６４０の動作を許可し、プルダウン回路ＰＤＲの調整を行う（ステップＳ３）。具体的には、ノードＡの電位が中間電圧（ＶＤＤＱ／２）よりも高ければ、比較信号ＣＯＭＰ２がハイレベルとなることから、カウンタ６４０はカウントアップを行う。これにより、プルダウン回路ＰＤＲのインピーダンスは徐々に下げられる。逆に、ノードＡの電位が中間電圧（ＶＤＤＱ／２）よりも低ければ、比較信号ＣＯＭＰ２がローレベルとなることから、カウンタ６４０はカウントダウンを行う。これにより、プルダウン回路ＰＤＲのインピーダンスは徐々に高められる。

このような動作を行うことにより、カウンタ６４０のカウント値であるインピーダンス調整信号ＺＱＮは、プルダウン回路ＰＤＲのインピーダンスがプルアップ回路ＰＵＲ２のインピーダンスと一致するような値に調整される。上述の通り、プルアップ回路ＰＵＲ２のインピーダンスは外部抵抗ＲＥのインピーダンスと一致していることから、上記の動作によって、プルダウン回路ＰＤＲについてもインピーダンスが外部抵抗ＲＥのインピーダンスと一致することになる。

このようにして生成されたインピーダンス調整信号ＺＱＰ，ＺＱＮは、図７に示すように出力制御回路５００に供給される。

以上が図７に示す出力回路１４の構成とその動作である。次に、電源電圧ＶＤＤＱのレベルと出力されるデータＤＱとの関係について説明する。

図１９は、出力ドライバ１００から出力されるデータＤＱの波形図であり、（ａ）は電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合を示し、（ｂ）は電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合を示している。図１９（ａ），（ｂ）に示す符号４１，５１は、データＤＱがハイレベル、ローレベル、ハイレベルの順に変化する場合の波形であり、符号４２，５２は、データＤＱがローレベル、ハイレベル、ローレベルの順に変化する場合の波形である。

図１９（ａ），（ｂ）に示すように、データＤＱがハイレベルからローレベルに変化する場合、時刻ｔ１０（ｔ１６）においてハイレベルである＋ＡＣ１又は＋ＡＣ２から低下を始め、時刻ｔ１２（ｔ１８）にて中間レベル（ＶＤＤＱ／２）に達し、時刻ｔ１３（ｔ１９）にてローレベルである−ＡＣ１又は−ＡＣ２に到達する。これら＋ＡＣ１，＋ＡＣ２，−ＡＣ１，−ＡＣ２はいずれもＡＣレベルであり、それぞれ中間レベル（ＶＤＤＱ／２）を基準として＋１５０ｍＶ，＋１２５ｍＶ，−１５０ｍＶ，−１２５ｍＶである。したがって、図１９（ａ）に示すように、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合には、中間レベル（ＶＤＤＱ／２）が７５０ｍＶであることから、＋ＡＣ１のレベルは９００ｍＶ、−ＡＣ１のレベルは６００ｍＶとなる。一方、図１９（ｂ）に示すように、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合には、中間レベル（ＶＤＤＱ／２）が６２５ｍＶであることから、＋ＡＣ２のレベルは７５０ｍＶ、−ＡＣ２のレベルは５００ｍＶとなる。

したがって、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の振幅（ここではPeak to Peak電圧、以下同様）は３００ｍＶ、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．５Ｖ）である場合の振幅は２５０ｍＶとなり、電源電圧ＶＤＤＱの値に応じて振幅がスケーリング（×０．８３倍）されていることが分かる。

尚、図１９（ａ），（ｂ）に示す＋ＤＣ１，＋ＤＣ２，−ＤＣ１，−ＤＣ２はいずれもＤＣレベルであり、それぞれ中間レベル（ＶＤＤＱ／２）を基準として＋１００ｍＶ，＋８３．３ｍＶ，−１００ｍＶ，−８３．３ｍＶである。また、図１９（ａ）に示す符号ＳＲＦ１は、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の立ち下がり時におけるスルーレートであり、符号ＳＲＲ１は、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の立ち上がり時におけるスルーレートである。本実施形態では、ＳＲＦ１＝ＳＲＲ１＝１Ｖ／ｎｓである。同様に、図１９（ｂ）に示す符号ＳＲＦ２は、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の立ち下がり時におけるスルーレートであり、符号ＳＲＲ２は、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の立ち上がり時におけるスルーレートである。本実施形態では、ＳＲＦ２＝ＳＲＲ２＝０．８３Ｖ／ｎｓである。

図２０は、図１９（ａ）と図１９（ｂ）を重ね合わせた図である。

図２０から明らかなように、本実施形態では、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合と第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合とで、データＤＱの変化における絶対時間が一致していることが分かる。つまり、立ち上がり又は立ち下がりの開始タイミング、立ち上がり又は立ち下がりの完了タイミング、さらには、基準電位である中間レベル（ＶＤＤＱ／２）とのクロスポイントが互いに同じである。さらに詳細には、立ち上がり又は立ち下がりの完了（ＡＣレベルが±ＡＣ１又は±ＡＣ２に到達したタイミングである時刻ｔ１３（ｔ１９））を基準としたセットアップ時間ｔＳ（ｔ１３〜ｔ１４；例えば７５ｐｓ）も同じにできる。立ち上がり又は立ち下がりの開始（ＤＣレベルが±ＤＣ１又は±ＤＣ２に到達したタイミングである時刻ｔ１１（ｔ１７））を基準としたホールド時間ｔＨ（ｔ１５〜ｔ１７；例えば１００ｐｓ）も同じにできる。実際のデータ転送においては、データストローブ信号ＤＱＳ，／ＤＱＳのクロスポイントが図２０に示す時刻ｔ１４から時刻ｔ１５の間にあれば、レシーバ側にて正しく受信を行うことができる。そして、本実施形態では、時刻ｔ１４を決めるセットアップ時間ｔＳや、時刻ｔ１５を決めるホールド時間ｔＨが電源電圧ＶＤＤＱによらず同一にできることから、電源電圧ＶＤＤＱのレベルを切替えた場合であっても、正しくデータを受信することが可能となる。この際、レシーバの特性としては、第１の電圧ＶＤＤＱ１である場合のレシーバの特性が図３１，図３２の場合、第２の電圧ＶＤＤＱ２である場合のレシーバの特性を図３３，図３４のような特性にすれば良い。しかし通常は調整不要であり、そのままで正しく受信可能である。つまり、第２の電圧ＶＤＤＱ２（１．２５Ｖ）のシステムは、第１の電圧ＶＤＤＱ１（１．５Ｖ）のシステムの資産（マザーボードやＤＩＭＭ基板等のハード、ＭＲＳ（モードレジスタ）設定値等のソフトウェア、並びにそのシステムに搭載されるデバイス）をそのまま利用することが可能である。

このような動作を実現するためには、出力ドライバ１００のオン抵抗（出力インピーダンス）を、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合と電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合とで一致させればよい。しかしながら、出力ドライバ１００を構成する出力トランジスタのゲート電圧を電源電圧ＶＤＤＱに単純に連動させてしまうと、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合のオン抵抗よりも、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合のオン抵抗の方が、自然法則により高くなってしまう。本実施形態では、電源電圧ＶＤＤＱによらずオン抵抗を一致させるため、上述の通り、ソース電位調整回路４００を用いて、導通時における出力トランジスタのゲート電圧を切り替えている。

但し、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合と第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合とで出力ドライバ１００のオン抵抗を一致させる方法としては、上記の方法に限定されるものではなく、他の方法を用いても構わない。例えば、キャリブレーション回路６００を用いたキャリブレーション動作によってオン抵抗を調整し、これにより、電源電圧ＶＤＤＱによらずオン抵抗を一致させることも可能である。但し、電源電圧ＶＤＤＱが低くなると出力トランジスタのオン抵抗が高くなることから、キャリブレーション回路６００のみによってオン抵抗の調整を行うためには、プルアップ回路ＰＵやプルダウン回路ＰＤを構成する並列な出力トランジスタの数を増やす必要がある。もちろん、低電圧で使用する場合のトランジスタ性能を向上させて、オン抵抗を一致させることも可能である。

次に、本実施形態による効果について図面を用いて説明する。

図２１は、周期的台形波の波形モデルであり、周期Ｔ、振幅Ａ、立ち上がり及び立ち下がり遷移時間２τである場合を示している。このような周期的台形波ｆ（ｔ）は、次式で表すことができる。

図２２は、振幅Ａの周期的台形波ｆ（ｔ）と振幅０．５Ａの周期的台形波ｇ（ｔ）を重ね合わせた波形図である。周期的台形波ｇ（ｔ）は、次式で表すことができる。

式（１）及び式（２）から分かるように、周期的台形波ｆ（ｔ）と周期的台形波ｇ（ｔ）は、周波数成分係数が同じである。このことは、振幅が変化しても遷移時間が同じであれば信号の高調波成分が変化せず、その結果、電源電圧を低下させても同じ品質の波形がレシーバに到達することを意味する。すなわち、本実施形態によれば、電源電圧ＶＤＤＱを第１の電圧ＶＤＤＱ１（１．５Ｖ）から第２の電圧ＶＤＤＱ２（１．２５Ｖ）に切り替えても、レシーバ側は（新たな仕組みを組み込むことなく）そのまま受信可能となる。

図２３（ａ）は伝送系のモデル図であり、図２３（ｂ）は各点の信号波形を示す模式図である。図２３（ａ）に示す抵抗Ｒｏｎは、出力ドライバ１００のオン抵抗を示している。また、伝送線路Ｚ０は、チップ間を接続する配線であり、例えば図３及び図４に示したデータ配線１２に相当する。さらに、抵抗Ｒｔｔは、伝送線路Ｚ０（データ配線１２）に接続された終端抵抗であり、中間電位ＶＴＴ（＝ＶＤＤＱ／２）に接続されている。実際にはテブナン終端が用いられる場合もある。

図２３（ｂ）に示すように、信号源Ｖの出力Ｖｉｎが０ＶからＶＤＤＱまで、立ち上がり時間ｔＲで変化した場合、Ａ点の電位も時間ｔＲで立ち上がる。これが伝送線路Ｚ０を伝搬し、Ｂ点に伝達される。図２３（ｂ）に示す例では、伝送線路Ｚ０の伝搬時間Ｔｄは１０００ｐｓである。

このようなモデルにおいて、図２４に示すように、電源電圧ＶＤＤＱが１．５Ｖである場合と１．２５Ｖである場合を考えると、抵抗Ｒｏｎが等しければ、Ａ点の振幅がスケーリングされるだけであり、Ａ点の電位変化に要する時間は変化しない。本実施形態は、ソース電位調整回路４００を用いて出力ドライバ１００のオン抵抗を調整することにより、このような条件を満たすよう調整しているのである。

また、電源電圧ＶＤＤＱに応じて信号の振幅をスケーリングし、且つ、信号の立ち上がり時間及び立ち下がり時間が一定であれば、クロストーク成分もスケーリングされる。したがって、電源電圧ＶＤＤＱを変化させても、信号に対するクロストークの影響は変わらない。同様に反射の影響も変わらない。

次に、本発明の好ましい第２の実施形態について説明する。

図２５は、本発明の第２の実施形態による出力回路１４ａの構成を示すブロック図である。

図２５に示すように、本実施形態による出力回路１４ａは、切替信号ＳＥＬが特性切替回路１８ａに含まれるキャリブレーション回路７００にも入力されている点において、図７に示した出力回路１４と相違している。その他の構成については、図７に示した出力回路１４と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２６は、本実施形態において出力ドライバ１００から出力されるデータＤＱの波形図であり、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の波形と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の波形を重ねて示している。

図２６に示すように、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の波形は、図１９（ａ）に示した波形と同じである。これに対し、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の波形は、図１９（ｂ）に示した波形とは異なり、振幅が拡大されている。具体的には、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の振幅と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の振幅が一致している。つまり、中間レベル（ＶＤＤＱ／２）を基準とした＋ＡＣ２ａ及び−ＡＣ２ａの値は、それぞれ中間レベル（ＶＤＤＱ／２）を基準とした＋ＡＣ１及び−ＡＣ１値（±１５０ｍＶ）と一致している。同様に、中間レベル（ＶＤＤＱ／２）を基準とした＋ＤＣ２ａ及び−ＤＣ２ａの値も、それぞれ中間レベル（ＶＤＤＱ／２）を基準とした＋ＤＣ１及び−ＤＣ１値（±１００ｍＶ）と一致している。

その他の点については、第１の実施形態と同様である。したがって、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合と第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合とで、データＤＱの変化における絶対時間については完全に一致している。つまり、立ち上がり又は立ち下がりの開始タイミング、立ち上がり又は立ち下がりの完了タイミング、さらには、基準電位である中間レベル（ＶＤＤＱ／２）とのクロスポイントが互いに同じである。セットアップ時間ｔＳやホールド時間ｔＨも同じにできる。したがって、実際のデータ転送においては、データストローブ信号のクロスポイントが図２６に示す時刻ｔ１４から時刻ｔ１５の間にあれば、レシーバ側にて正しく受信を行うことができる。そして、本実施形態では、時刻ｔ１４を決めるセットアップ時間ｔＳや、時刻ｔ１５を決めるホールド時間ｔＨが電源電圧ＶＤＤＱによらず一定にできることから、電源電圧ＶＤＤＱを切り替えた場合であっても、正しく（第１の電圧ＶＤＤＱ１（１．５Ｖ）時の受信品質で）データを受信することが可能となる。この際、レシーバの特性としては、第１の電圧ＶＤＤＱ１である場合のレシーバの特性が図３５，図３６の場合、第２の電圧ＶＤＤＱ２である場合のレシーバの特性を図３７，図３８のような特性にすれば良い。しかし通常は調整不要であり、そのままで正しく受信可能である。つまり、第２の電圧ＶＤＤＱ２（１．２５Ｖ）のシステムは、第１の電圧ＶＤＤＱ１（１．５Ｖ）のシステムの資産（マザーボードやＤＩＭＭ基板等のハード、ＭＲＳ（モードレジスタ）設定値等のソフトウェア、並びにそのシステムに搭載されるデバイス）をそのまま利用することが可能である。

本実施形態では、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合のスルーレートと、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合のスルーレートは一致する。かかる制御は、ソース電位調整回路４００によるソース電位の調整によって実現される。

また、本実施形態では、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の振幅と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の振幅を一致させるため、出力ドライバ１００のオン抵抗（出力インピーダンス）を、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合よりも、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の方が低くなるよう設定している。より具体的には、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合の出力インピーダンスをＲｏｎ１、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合の出力インピーダンスをＲｏｎ２、出力ドライバ１００に接続される終端抵抗の抵抗値をＲｔｔとした場合、
Ｒｏｎ２＝Ｒｏｎ１（ＶＤＤＱ２／ＶＤＤＱ１）−Ｒｔｔ｛１−（ＶＤＤＱ２／ＶＤＤＱ１）｝
を満たせば、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１（１．５Ｖ）である場合の振幅と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２（１．２５Ｖ）である場合の振幅が一致する。本実施形態では、この条件を満足すべく、切替信号ＳＥＬによってソース電位調整回路４００及びキャリブレーション回路７００の動作を切り替えている。

図２７は、キャリブレーション回路７００のブロック図である。

図２７に示すように、キャリブレーション回路７００は、図１５に示したキャリブレーション回路６００と比べ、コンパレータ６３１，６４１がコンパレータ７３１，７４１に置き換えられている点において相違している。その他の点については、図１５に示したキャリブレーション回路６００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

尚、コンパレータ７３１と７４１のそれぞれの反転入力端子（−）に入力される抵抗６６１，６６２の中点（Ｖｒｅｆ）の電位は、ＶＤＤＱの電位が変われば、それに対応して変更されることに注意が必要である。即ち、中点の電位である所定電圧は、電源電圧（ＶＤＤＱ）が第１の電圧（１．５Ｖ）である場合、第１の電圧に対して１／ｎ（抵抗６６１，６６２の比）である第１の所定電圧であり、電源電圧（ＶＤＤＱ）が第２の電圧（１．２５Ｖ）である場合、第２の電圧に対して前記１／ｎである第２の所定電圧である。１／ｎは、例えば１／２である。即ち、ｎは２であり、この値「２」はＪＥＤＥＣで規格化されたＺＱ端子を使用したキャリブレーション（出力トランジスタのインピーダンスをマッチングさせるに当たり、出力トランジスタのインピーダンス値とキャリブレーション抵抗（ＲＥ）値とをマッチングさせる。）がマッチングしたときのＺＱ端子の電位（ＶＤＤＱ／２）の「２」に相当する値である。

コンパレータ７３１，７４１には切替信号ＳＥＬが入力されており、これによってオフセット電圧の切り替えを行うことができる。具体的には、切替信号ＳＥＬがハイレベル（ＶＤＤＱ＝ＶＤＤＱ１）である場合にはオフセット無しに設定され、切替信号ＳＥＬがローレベル（ＶＤＤＱ＝ＶＤＤＱ２）である場合にはオフセット有りに設定される。オフセット有りに設定された場合、切替信号ＳＥＬは、コンパレータ７３１，７４１のそれぞれの反転入力端子（−）に入力される電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合における電源電圧と中間電圧（第１の所定の電圧）の比である第１の比（＝１／２）と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合における電源電圧と中間電圧（第２の所定の電圧）の比である第２の比を実質的に互いに異ならせるように、コンパレータ７３１，７４１を制御する、つまり第２の比は、≠１／２である。オフセット無しに設定された場合の動作は上述の通りであり、レプリカドライバのインピーダンスが外部抵抗ＲＥと一致するよう、キャリブレーション動作が行われる（Ｒｏｎ１＝ＲＥ）。これに対し、オフセット有りに設定された場合には、レプリカドライバのインピーダンスがＲｏｎ２（≠ＲＥ）である場合を境としてコンパレータ７３１，７４１の出力が反転するよう、オフセットが与えられる。これにより、レプリカドライバのインピーダンスがＲｏｎ２（≠ＲＥ）となるよう、キャリブレーション動作が行われることになる。

このような切り替えを行っているのは、通常のキャリブレーション動作では、インピーダンス目標値が外部抵抗ＲＥに固定される一方、本実施形態では、電源電圧ＶＤＤＱによってインピーダンス目標値が相違するからである。この問題は、図２８に示すように、出力ドライバ１００を互いに同一インピーダンスに設定される複数の単位ドライバ１００ａによって構成した場合も同様である。図２８に示すように、出力ドライバ１００を複数の単位ドライバ１００ａによって構成し、活性化させる単位ドライバ１００ａの個数によって出力ドライバ１００全体のインピーダンスを切り替える場合、出力ドライバ１００全体のインピーダンスは、ＲＥ／ｎ（ｎは１から単位ドライバ１００ａの個数までの整数）に制限される。この場合、出力ドライバ１００のインピーダンスをＲｏｎ２に設定することができないおそれが生じる。

しかしながら、本実施形態では、コンパレータ７３１，７４１にオフセットを持たせることによって、インピーダンス目標値の切り替えを可能としていることから、Ｒｏｎ２の値をＲＥ／ｎで表せない場合であっても、出力ドライバ１００のインピーダンスをＲｏｎ２に設定することが可能となる。また、コンパレータにオフセットを持たせるのではなく、図２９に示すキャリブレーション回路７００ａように、切替信号ＳＥＬによって基準電位Ｖｒｅｆを変化させる基準電位切替回路７６０を用い、その出力をコンパレータ６３１，６４１に供給することによっても同じ効果を得ることが可能となる。この方法によっても、電源電圧ＶＤＤＱが第１の電圧ＶＤＤＱ１である場合における電源電圧と基準電圧Ｖｒｅｆ（所定の電圧）の比である第１の比と、電源電圧ＶＤＤＱが第２の電圧ＶＤＤＱ２である場合における電源電圧と基準電圧Ｖｒｅｆの比である第２の比が互いに相違する。基準電位切替回路７６０の回路例としては、図３０に示すように、ＶＤＤＱ（電源ライン）及びＶＳＳＱ（低電位電源ライン）がそれぞれ供給される複数の電源ライン間に複数の抵抗体（抵抗素子）を直列に接続し、切替信号ＳＥＬによって分圧の比（分圧比）を切り替え可能とすればよい。

詳細には、コンパレータ６３１と６４１のそれぞれの反転入力端子（−）に入力される基準電位切替回路７６０の出力端子（Ｖｒｅｆ）の電位（所定電圧）は、ＶＤＤＱの電位が変われば、それに対応して変更されることに注意が必要である。即ち、所定電圧は、電源電圧（ＶＤＤＱ）が第１の電圧（１．５Ｖ）である場合、第１の電圧に対して１／ｎである第１の所定電圧であり、電源電圧（ＶＤＤＱ）が第２の電圧（１．２５Ｖ）である場合、第２の電圧に対して前記１／ｎと異なる第２の所定電圧である。１／ｎは、例えば１／２である。図３０に示すように、分圧の比（分圧比）を切り替えるとは、前記１／ｎを変更することに相当する。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、実施形態ではＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭやその他の同期型メモリであっても良い。更に、出力ドライバやスルーレート制御回路等の回路形式、その他の制御信号を生成する回路は、上記実施形態によって開示した回路形式に限られない。また、終端抵抗のモデル、終端抵抗が存在する場所も、特に限定されない。

本発明の基本的技術思想は、メモリ機能のシステム以外の半導体装置を使用したシステムにも適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等を搭載したシステム全般に、本発明を適用することができる。例えば、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用されるデータ信号を処理するバスに限られず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号を処理するバスであっても良い。つまり、本願クレームは、記憶装置の階層バスに限られないことは言うまでもない。マザーボード、モジュール基板の形態は、問わない。システムを構成する個々の半導体装置この構造形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用い場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタとしては、ＦＥＴ以外のトランジスタ、例えば、バイポーラ型トランジスタであっても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２ マザーボード
４ ＲＤＩＭＭ
６ メモリコントローラ
１０ ＤＲＡＭ
６ａ，１０ａ データ入出力端子
１２ データ配線
１４，１４ａ 出力回路
１６ 入力回路
１８，１８ａ 特性切替回路
２０ レジスタチップ
３０ ＡＭＢ
１００ 出力ドライバ
２００ スルーレート制御回路
２１０，２２０ スルーレート調整回路
３００ スルーレート設定回路
４００ ソース電位調整回路
４１０ レジスタ
４２０ 電圧検出回路
５００ 出力制御回路
６００，７００，７００ａ キャリブレーション回路

Claims (20)

1. 電源ラインに接続され、外部端子に接続され、前記外部端子に出力信号を出力する出力ドライバと、
   前記出力ドライバの出力信号の特性を切り替える特性切替回路と、を備え、
   前記特性切替回路は、前記出力ドライバの導通時の出力インピーダンスを制御するキャリブレーション回路と、前記出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整するスルーレート制御回路と、を含み、
   前記キャリブレーション回路は、前記電源ラインに供給される電源電圧が第１の電圧である場合と前記電源電圧が前記第１の電圧よりも小さい第２の電圧である場合とにおいて、前記第１と第２の電圧にそれぞれ対応する前記出力ドライバの導通時の出力インピーダンスを一致させ、
   前記スルーレート制御回路は、
   前記第１の電圧である場合には、前記出力信号のスルーレートを相対的に大きくし、且つ前記出力信号の振幅値を前記第１の電圧に対応する第１の振幅値とすることにより、前記出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、
   前記電第２の電圧である場合には、前記出力信号のスルーレートを相対的に小さくし、且つ前記出力信号の振幅値を前記第１の振幅値よりも小さい前記第２の電圧に対応する第２の振幅値とすることにより、前記出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とする、ことを特徴とする半導体装置。
2. 前記第１と第２の振幅値の比は、前記第１と第２の電圧との比に対応する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の時間と前記第２の時間は互いに等しい、ことを特徴とする請求項１または２に記載の半導体装置。
4. 電源ラインに接続され、外部端子に接続され、前記外部端子に出力信号を出力する出力ドライバと、
   前記出力ドライバの出力信号の特性を切り替える特性切替回路と、を備え、
   前記特性切替回路は、前記出力ドライバの導通時の出力インピーダンスを制御するキャリブレーション回路と、前記出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整するスルーレート制御回路と、を含み、
   前記キャリブレーション回路は、前記電源ラインに供給される電源電圧が第１の電圧である場合と前記電源電圧が前記第１の電圧よりも小さい第２の電圧である場合とにおいて、前記第２の電圧に対応する前記出力ドライバの導通時の出力インピーダンスを前記第１の電圧に対応する前記出力ドライバの導通時のインピーダンスよりも低くさせ、
   前記スルーレート制御回路は、
   前記第１と第２の電圧である場合とにおいて、前記第１と第２の電圧にそれぞれ対応する前記出力信号のスルーレートを一致させ、且つ前記第１と第２の電圧にそれぞれ対応する前記出力信号の第１と第２の振幅値を一致させることにより、
   前記第１の電圧である場合における前記出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、
   前記第２の電圧である場合における前記出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とする、ことを特徴とする半導体装置。
5. 前記第１の電圧をＶＤＤＱ１、前記第２の電圧をＶＤＤＱ２、前記電源電圧が前記第１の電圧である場合の出力インピーダンスをＲｏｎ１、前記電源電圧が前記第２の電圧である場合の出力インピーダンスをＲｏｎ２、前記出力ドライバに接続される終端抵抗の抵抗値をＲｔｔとした場合、前記キャリブレーション回路は、
   Ｒｏｎ２＝Ｒｏｎ１（ＶＤＤＱ２／ＶＤＤＱ１）−Ｒｔｔ｛１−（ＶＤＤＱ２／ＶＤＤＱ１）｝
   を満足するよう、前記出力ドライバの出力インピーダンスを調整する、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の時間と前記第２の時間は互いに等しい、ことを特徴とする請求項４または５に記載の半導体装置。
7. 前記出力ドライバは、前記電源ラインと前記外部端子に接続される出力端子との間に接続された出力トランジスタを含み、
   前記特性切替回路は、前記出力トランジスタの制御電極に供給する制御信号の電位を調整するソース電位調整回路を含む、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記ソース電位調整回路は、
   前記電源電圧が前記第１の電圧である場合には前記制御電極に第１の制御電圧を供給し、
   前記電源電圧が前記第２の電圧である場合には前記第１の制御電圧を供給した場合よりも前記出力トランジスタに大きな導通電流が得られる第２の制御電圧を前記制御電極に供給することを特徴とする請求項７に記載の半導体装置。
9. 前記キャリブレーション回路は、
   前記出力ドライバと同じ回路構成を有するレプリカドライバと、
   前記レプリカドライバの出力電圧を所定の電圧と比較するコンパレータと、
   前記コンパレータの出力に基づいて前記レプリカドライバの出力インピーダンスを調整するカウンタと、を含み、
   前記出力ドライバの出力インピーダンスが前記カウンタのカウント値によって制御されることを特徴とする請求項４又は５に記載の半導体装置。
10. 前記所定電圧は、前記電源電圧が前記第１の電圧である場合、前記第１の電圧に対して１／ｎである第１の所定電圧であり、前記電源電圧が前記第２の電圧である場合、前記第２の電圧に対して前記１／ｎと異なる第２の所定電圧であり
    前記電源電圧が前記第１の電圧である場合における前記第１の電圧と前記第１の所定の電圧の比である第１の比と、前記電源電圧が前記第２の電圧である場合における前記第２の電圧と前記第２の所定の電圧の比である第２の比は、互いに異なる、ことを特徴とする請求項１１に記載の半導体装置。
11. 前記電源電圧が前記第１の電圧である場合と前記第２の電圧である場合とで前記コンパレータのオフセット電圧を切り替えることにより、前記第１の比と前記第２の比を異ならせることを特徴とする請求項１０に記載の半導体装置。
12. 前記所定の電圧は、高電位側である前記電源ラインと低電位側である低電位電源ラインに接続された複数の抵抗素子による分圧によって生成され、前記電源電圧が前記第１の電圧である場合と前記第２の電圧である場合とで前記分圧の比を切り替えることにより、前記第１の比と前記第２の比を異ならせる、ことを特徴とする請求項１０に記載の半導体装置。
13. 前記電源電圧が前記第１の電圧であるか前記第２の電圧であるかを示すレジスタをさらに備え、
    前記特性切替回路は、前記レジスタを参照することによって前記出力ドライバの特性を切り替えることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
14. 前記電源電圧を検出する電圧検出回路をさらに備え、
    前記特性切替回路は、前記電圧検出回路の検出結果を参照することによって前記出力ドライバの特性を切り替える、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
15. 第１の電源ラインに接続された第１の出力ドライバを有する第１の半導体装置と、
    第２の電源ラインに接続された第１の入力レシーバを有する第２の半導体装置と、
    前記第１の出力ドライバが出力する出力信号を前記第１の入力レシーバに伝送するデータ配線と、を備える情報処理システムであって、
    前記第１の半導体装置は、前記第１の出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整する第１のスルーレート制御回路を含み、
    前記第１のスルーレート制御回路は、
    前記第１の電源ラインに供給される電源電圧が第１の電圧である場合における前記第１の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第１及び第２の時間とし、
    前記第１の電源ラインに供給される電源電圧が前記第１の電圧よりも小さい第２の電圧である場合における前記第１の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第１及び第２の時間とし、
    前記第２電圧に対応する前記第１の出力ドライバの出力信号のスルーレートを前記第１電圧に対応する前記第１の出力ドライバの出力信号のスルーレートよりも小さくし且つ前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバのインピーダンスを前記第１と第２の電圧によらず一致させ更に前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバの出力信号の振幅値の比を前記第１と第２の電圧との比に対応させるか、または前記第１と２電圧にそれぞれ対応する前記第１の出力ドライバの出力信号のスルーレートを一致させ且つ前記第２の電圧に対応する前記第１の出力ドライバのインピーダンスを前記第１の電圧に対応する前記第１の出力ドライバのインピーダンスよりも低くさせ更に前記第１と第２の電圧にそれぞれ対応する前記第１の出力ドライバの出力信号の振幅値を前記第１と第２の電圧によらず一致させる、ことを特徴とする情報処理システム。
16. 前記第１の半導体装置は、前記第１の電源ラインに接続された第２の入力レシーバをさらに有し、
    前記第２の半導体装置は、前記第２の電源ラインに接続された第２の出力ドライバをさらに有し、
    前記データ配線は、前記第２の出力ドライバが出力する出力信号を前記第２の入力レシーバに伝送する双方向の配線である、ことを特徴とする請求項１５に記載の情報処理システム。
17. 前記第２の半導体装置は、前記第２の出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示すスルーレートを調整する第２のスルーレート制御回路を含み、
    前記第２のスルーレート制御回路は、
    前記第２の電源ラインに供給される電源電圧が前記第１の電圧である場合における前記第２の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ第３及び第４の時間とし、
    前記第２の電源ラインに供給される電源電圧が前記第１の電圧よりも小さい第２の電圧である場合における前記第２の出力ドライバの出力信号の立ち上がり時間及び立ち下がり時間をそれぞれ前記第３及び第４の時間とし、
    前記第２電圧に対応する前記第２の出力ドライバの出力信号のスルーレートを前記第１電圧に対応する前記第２の出力ドライバの出力信号のスルーレートよりも小さくし且つ前記第１と第２の電圧にそれぞれ対応する前記第２の出力ドライバのインピーダンスを前記第１と第２の電圧によらず一致させ更に前記第１と第２の電圧にそれぞれ対応する前記第２の出力ドライバの出力信号の振幅値の比を前記第１と第２の電圧との比に対応させるか、または前記第１と２電圧にそれぞれ対応する前記第２の出力ドライバの出力信号のスルーレートを一致させ且つ前記第２の電圧に対応する前記第２の出力ドライバのインピーダンスを前記第１の電圧に対応する前記第２の出力ドライバのインピーダンスよりも低くさせ更に前記第１と第２の電圧にそれぞれ対応する前記第２の出力ドライバの出力信号の振幅値を前記第１と第２の電圧によらず一致させる、ことを特徴とする請求項１６に記載の情報処理システム。
18. 前記第１及び第２の半導体装置の一方は半導体メモリであり、前記第１及び第２の半導体装置の他方は前記半導体メモリを制御するメモリコントローラである、ことを特徴とする請求項１５乃至１７のいずれか一項に記載の情報処理システム。
19. 出力ドライバと、前記出力ドライバが出力する出力信号を受ける入力レシーバと、前記出力ドライバを制御する制御回路と、を備える情報処理システムであって、
    前記出力ドライバに供給される電源電圧が相対的に高い第１の電圧である第１の動作条件と、前記電源電圧が前記第１の電圧よりも相対的に低い第２の電圧である第２の動作条件を有しており、
    前記制御回路は、
    前記出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示す前記第２の動作条件におけるスルーレートを、前記第１の動作条件における前記出力ドライバが出力する単位時間あたりの電位遷移量を示すスルーレートよりも小さくさせ、且つ
    前記第１の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間と、前記第２の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間とをそれぞれ一致させ、且つ
    前記第１の動作条件における前記出力ドライバの出力インピーダンスと前記第２の動作条件における前記出力ドライバの出力インピーダンスとを一致させ、更に、
    前記第１の動作条件における前記出力信号の振幅値と前記第２の動作条件における前記出力信号の振幅値の比を、前記第１の動作条件における前記電源電圧と前記第２の動作条件における前記電源電圧の比に比例させる、ことを特徴とする情報処理システム。
20. 出力ドライバと、前記出力ドライバが出力する出力信号を受ける入力レシーバと、前記出力ドライバを制御する制御回路と、を備える情報処理システムであって、
    前記出力ドライバに供給される電源電圧が相対的に高い第１の電圧である第１の動作条件と、前記電源電圧が前記第１の電圧よりも相対的に低い第２の電圧である第２の動作条件を有しており、
    前記制御回路は、
    前記出力ドライバが出力する出力信号の単位時間あたりの電位遷移量を示す前記第１と第２の動作条件それぞれにおけるスルーレートを一致させ、且つ
    前記第１の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間と、前記第２の動作条件における前記出力信号の立ち上がり時間及び立ち下がり時間とをそれぞれ一致させ、且つ
    前記第１の動作条件における前記出力ドライバの出力インピーダンスよりも前記第２の動作条件における前記出力ドライバの出力インピーダンスを低くし、更に
    前記第１の動作条件における前記出力信号の振幅値と前記第２の動作条件における前記出力信号の振幅値とを、前記第１と第２の電圧によらず一致させる、ことを特徴とする情報処理システム。

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