WO2012132215A1 - シリアル通信装置 - Google Patents

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WO2012132215A1
WO2012132215A1 PCT/JP2012/001277 JP2012001277W WO2012132215A1 WO 2012132215 A1 WO2012132215 A1 WO 2012132215A1 JP 2012001277 W JP2012001277 W JP 2012001277W WO 2012132215 A1 WO2012132215 A1 WO 2012132215A1
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serial communication
transistor
circuit
terminal
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PCT/JP2012/001277
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芳明 石関
Original Assignee
ルネサスエレクトロニクス株式会社
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector

Definitions

  • the present invention relates to a serial communication device, and more particularly to a serial communication device having noise resistance.
  • open drain (wired OR) type networks such as ISO-9141 (K line) and LIN (Local Interconnect Network) are used as in-vehicle communication networks. Since such a network is not differential communication, it can be easily configured with a small number of wires, and is often used in a system having a relatively low communication speed.
  • the communication speed of LIN is about 20 Kbps, and the communication speed of K line is about 100 Kbps.
  • EMI Electro-Magnetic Interference
  • the communication line also serves as an antenna that receives electromagnetic waves radiated from other systems. For this reason, it is also an essential requirement that the output circuit itself loses communication data when receiving electromagnetic waves, such as compatibility with EMS (Electro-Magnetic Susceptibility). *
  • FIG. 9 is a block diagram showing a configuration of the slew rate output circuit 500.
  • the slew rate output circuit 500 includes a slew rate control circuit 51, an output circuit 52, and an output terminal Tout.
  • a load RL is connected between the output terminal Tout and the power supply line Vdd.
  • the slew rate output circuit 500 is supplied with power from the power supply line Vcc.
  • FIG. 10 is a circuit diagram showing a configuration of the slew rate output circuit 500.
  • the slew rate output circuit 500 includes an N-channel output transistor Q0 having a load RL connected between a power supply line Vdd and a drain electrode, and a source electrode grounded.
  • the slew rate output circuit 500 is an open drain slew rate output circuit that controls charging / discharging of the gate electrode capacitances Cdg and Cgs of the output transistor Q0 by IrH from two constant currents CS51 and IrL from CS52.
  • the input pulse signal Vin changes from low level to high level, it is inverted by the inverters INV51 and INV52, and the gates of the P channel transistor Q1 and the N channel transistor Q2 both become low level. For this reason, the P-channel transistor Q1 is turned on, the N-channel transistor Q2 is turned off, and the gate electrode capacitances Cdg and Cgs of the output transistor Q0 are charged by the constant current IrH from the constant current source CS51. As a result, the gate voltage Vgate gradually becomes high level, and the output transistor Q0 is gradually turned on.
  • the P-channel transistor Q1 shifts from the high level to the low level, the P-channel transistor Q1 is turned off and the N-channel transistor Q2 is turned on.
  • the gate electrode capacitances Cdg and Cgs of the output transistor Q0 are constant current IrL from the constant current source CS52. It is discharged by. As a result, the gate voltage Vgate gradually becomes low level, and the output transistor Q0 is gradually turned off.
  • FIG. 11 is a timing chart showing the operation of the slew rate output circuit 500.
  • the rise time of the gate voltage Vgate, and hence the fall time of the output voltage Vout varies depending on the gate electrode capacitances Cdg and Cgs of the output transistor Q0 and the value of the constant current IrH.
  • the fall time of the gate voltage Vgate, and hence the rise time of the output voltage Vout varies depending on the value of the constant current IrL. This is because the charging / discharging time to the gate electrode capacitances Cdg and Cgs of the output transistor Q0 is changed by the constant currents IrH and IrL. That is, the slew rate output circuit 500 realizes the aforementioned slew rate control by controlling the values of the constant currents IrH and IrL.
  • Patent Document 2 a drive circuit that can easily control the slew rate while suppressing the circuit size has been proposed.
  • the slew rate output circuit 500 has the following problems. According to the inventor's study, when communication line noise Vn is introduced to the output terminal Tout, the slew rate output circuit 500 may malfunction. Hereinafter, the mechanism of malfunction will be described.
  • the high frequency component of the communication line noise Vn is added to the gate voltage Vgate via the drain-gate capacitance Cdg of the output transistor Q0 (timing T51 in FIG. 11). ). Therefore, the gate voltage Vgate has a waveform that oscillates up and down, and frequently crosses the threshold value Vt of the output transistor Q0. As a result, the output transistor Q0 cannot maintain a stable OFF state. Therefore, the output voltage Vout cannot output a high level (VB voltage), and a desired waveform (a waveform after timing T51) is lost.
  • the slew rate output circuit 500 malfunctions due to communication line noise. Therefore, communication cannot be established in an environment where large noise exists in the communication line.
  • a serial communication device includes a slew rate control circuit that has a predetermined impedance and supplies a constant current from an output according to an input signal, and the constant current from the slew rate control circuit.
  • An output circuit having a first capacitor to be charged / discharged, outputting a digital signal corresponding to a drive voltage output from the first capacitor from an output terminal, and detecting noise propagating from the output terminal, and a detection result
  • a switching circuit that switches the impedance of the slew rate control circuit to a value smaller than the predetermined impedance according to the switching signal.
  • the serial communication device which is one embodiment of the present invention can reduce the impedance of the slew rate control circuit when the output terminal receives noise. As a result, the amplitude of noise added to the drive voltage is suppressed, and a communication error malfunction due to a missing communication waveform is prevented.
  • a serial communication device generates an output circuit for driving a load connected to an output terminal, a drive signal for driving the output circuit in accordance with an input signal, and passes through the drive signal.
  • a slew rate control circuit for controlling a rate, a noise detection circuit for detecting noise propagating to an output signal output from the output terminal, and the slew rate control circuit when the noise detection circuit detects the noise
  • a switching circuit that switches the impedance to be smaller than that in the case where the noise is not detected.
  • the serial communication device which is one embodiment of the present invention can reduce the impedance of the slew rate control circuit when the output terminal receives noise. As a result, the amplitude of noise added to the drive voltage is suppressed, and a communication error malfunction due to a missing communication waveform is prevented.
  • a serial communication device that can be provided can be provided.
  • FIG. 1 is a block diagram showing a configuration of a serial communication device 100 according to a first exemplary embodiment.
  • 1 is a circuit diagram showing a configuration of a serial communication device 100 according to a first exemplary embodiment.
  • 3 is a timing chart illustrating an operation of the serial communication device 100 according to the first exemplary embodiment.
  • 3 is a circuit diagram showing a configuration of a serial communication device 200 according to a second embodiment;
  • FIG. 6 is a timing chart illustrating an operation of the serial communication device 200 according to the second exemplary embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of a serial communication device 300 according to a third exemplary embodiment.
  • 10 is a timing chart illustrating an operation of the serial communication device 300 according to the third exemplary embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of a serial communication device 400 according to a fourth embodiment.
  • 3 is a block diagram showing a configuration of a slew rate output circuit 500.
  • FIG. 3 is a circuit diagram showing a configuration of a slew rate output circuit 500.
  • FIG. 5 is a timing chart showing the operation of the slew rate output circuit 500.
  • FIG. 1 is a block diagram of a configuration of the serial communication device 100 according to the first embodiment.
  • the serial communication device 100 includes a slew rate control circuit 1, an output circuit 21, a noise detection circuit 31, a mode switching circuit 4, an input terminal Tin, an output terminal Tout, and a power supply terminal Ts.
  • An input signal Vi is supplied to the input terminal Tin.
  • the power supply voltage VDD is supplied to the power supply terminal Ts.
  • Output terminal Tout via a communication line 5 and the load RL, is connected to an external power supply terminal Tos.
  • the voltage of the communication line 5 is defined as a communication line voltage Vs.
  • An external power supply voltage VB is supplied to the external power supply terminal Tos.
  • the noise detection circuit 31 corresponds to a detection circuit
  • the mode switching circuit 4 corresponds to a switching circuit.
  • the power supply terminal Ts corresponds to a first power supply terminal.
  • the external power supply terminal Tos corresponds to a third power supply terminal.
  • FIG. 2 is a circuit diagram illustrating a configuration of the serial communication device 100 according to the first embodiment.
  • the slew rate control circuit 1 includes a first constant current source CS1, a second constant current source CS2, a Pch transistor P1, and an Nch transistor N1.
  • the ground in FIG. 2 corresponds to a second power supply terminal.
  • the first constant current source CS1, the second constant current source CS2, the Pch transistor P1, and the Nch transistor N1 are cascade-connected between the power supply terminal Ts to which the power supply voltage VDD is supplied and the ground.
  • the source of the Pch transistor P1 is connected to the power supply terminal Ts via the first constant current source CS1.
  • the drain of the Pch transistor P1 is connected to the drain of the Nch transistor N1.
  • the source of the Nch transistor N1 is connected to the ground via the second current source CS2.
  • the input signal Vi is input from the input terminal Tin to the gates of the Pch transistor P1 and the Nch transistor N1. That is, the Pch transistor P1 and the Nch transistor N1 constitute an inverter.
  • the voltage of the node (connection point) between the drains of the Pch transistor P1 and the Nch transistor N1, which is the output of this inverter, is defined as a drive voltage Vg.
  • the drive voltage Vg corresponds to the gate voltage Vgate shown in FIG.
  • the output circuit 21 includes an Nch transistor N2.
  • the Nch transistor N2 corresponds to a fourth transistor, and the gate corresponds to a control terminal.
  • the drain of the Nch transistor N2 is connected to the output terminal Tout.
  • the source of the Nch transistor N2 is connected to the ground.
  • the gate of the Nch transistor N2 is connected to the drains (connection points) of the Pch transistor P1 and the Nch transistor N1, and the drive voltage Vg is applied.
  • a drain-gate capacitance Cdg exists between the drain and gate of the Nch transistor N2. Further, a gate-source capacitance Cgs exists between the gate and source of the Nch transistor N2.
  • the drain-gate capacitance Cdg and the gate-source capacitance Cgs are indicated by dotted lines. Note that the gate-source capacitance Cgs of the Nch transistor N2 corresponds to a first capacitance.
  • the noise detection circuit 31 includes capacitors C31 and C32, a diode D1, resistors R1 and R2, and an Nch transistor N3.
  • the capacitors C31 and C32 correspond to the second and third capacitors, respectively.
  • the diode D1 corresponds to a rectifier.
  • the resistors R1 and R2 correspond to first and second resistors, respectively.
  • the Nch transistor N3 corresponds to a third transistor, and the gate corresponds to a control terminal.
  • the anode of the diode D1 is connected to the output terminal Tout through the capacitor C31.
  • the resistor R1 and the capacitor C32 are connected between the cathode of the diode D1 and the ground.
  • the drain of the Nch transistor N3 is connected to the power supply terminal Ts via the resistor R2 and outputs a switching signal Vc.
  • the source of the Nch transistor N3 is connected to the ground.
  • the gate of the Nch transistor N3 is connected to the cathode of the diode D1 and receives the noise detection signal Vd.
  • the mode switching circuit 4 includes inverters INV1 and INV2, a Pch transistor P4, and an Nch transistor N4.
  • the inverters INV1 and INV2 correspond to first and second inverters, respectively.
  • the Pch transistor P4 and the Nch transistor N4 correspond to first and second transistors, respectively, and the gate corresponds to a control terminal.
  • the source of the Pch transistor P4 is connected to the power supply terminal Ts.
  • the drain of the Pch transistor P4 is connected to the connection point between the first constant current source CS1 and the Pch transistor P1. That is, the Pch transistor P4 is connected in parallel with the first constant current source CS1.
  • the drain of the Nch transistor N4 is connected to the connection point between the second constant current source CS2 and the Nch transistor N1.
  • the source of the Nch transistor N4 is connected to the ground. That is, the Nch transistor N4 is connected in parallel with the second constant current source CS2.
  • the input of the inverter INV1 receives the switching signal Vc.
  • the output of the inverter INV1 is connected to the input of the inverter INV2 and the gate of the Nch transistor N4.
  • the output of the inverter INV2 is connected to the gate of the Pch transistor P4. That is, the switching signal Vc is input to the gate of the Pch transistor P4, and the inverted signal of the switching signal Vc is input to the gate of the Nch transistor N4. Therefore, the Pch transistor P4 and the Nch transistor N4 are uniformly turned on / off.
  • FIG. 3 is a timing chart illustrating the operation of the serial communication device 100 according to the first embodiment. Timings T11 to T14 in FIG. 3 correspond to the normal operation mode.
  • the input signal Vi is input to the serial communication device 100 via the input terminal Tin.
  • the voltage level of the input signal Vi is a low level.
  • the Pch transistor P1 is on and the Nch transistor N1 is off. Therefore, the power supply voltage VDD is applied to the gate of the Nch transistor N2 via the first constant current source CS1 and the Pch transistor P1. Therefore, the drive voltage Vg is equal to the power supply voltage VDD.
  • the Nch transistor N2 is turned on, and the communication line voltage Vs is approximately the ground voltage.
  • the gate-source capacitance Cgs of the Nch transistor is in a state of being charged by applying the drive voltage Vg (power supply voltage VDD).
  • the drive voltage Vg drops with a constant slope by the second constant current source CS2 of the slew rate control circuit 1. As a result, the drive voltage Vg drops more slowly than the input signal Vi.
  • the Nch transistor N2 is turned off (timing T12). As a result, the communication line voltage Vs gradually rises to the external power supply voltage VB.
  • the drive voltage Vg rises with a constant slope by the first constant current source CS1 of the slew rate control circuit 1. As a result, the drive voltage Vg rises more slowly than the input signal Vi.
  • the Nch transistor N2 is turned on (timing T14). As a result, the communication line voltage Vs gradually drops to the ground voltage.
  • the communication line noise Vn appears as a noise detection signal Vd via the capacitor C31 of the noise detection circuit 31 and the diode D1.
  • the capacitor C31 cuts the DC component of the communication line noise Vn and passes only the high frequency component of the communication line noise Vn.
  • Diode D1 rectifies the high-frequency component of the communication line noise Vn that has passed through the capacitor C31.
  • the capacitor C32 smoothes the high frequency component of the rectified communication line noise Vn.
  • the noise detection signal Vd becomes a signal that rises with the introduction of the communication line noise Vn, as shown in FIG.
  • the noise detection signal Vd is expressed by the following equation (4).
  • VD1 in Expression (4) indicates a voltage drop in the diode D1.
  • Vd ((Vn / 2) -VD1) ⁇ (C31 / (C31 + C32)) ... (4)
  • the operation of the mode switching circuit 4 before and after the communication line noise Vn is introduced into the communication line 5 will be described.
  • the noise detection signal Vd is the ground potential
  • the Nch transistor N3 is off. Therefore, since the switching signal Vc is a High signal, the Pch transistor P4 is off and the Nch transistor N4 is off. That is, it can be understood that the serial communication device 100 performs so-called slew rate control using a constant current source in the normal operation mode.
  • the serial communication device 100 shifts to the malfunction prevention mode. Specifically, when the noise detection signal Vd exceeds the threshold value of the Nch transistor N3, the Nch transistor N3 is turned on. Therefore, since the switching signal Vc is a Low signal, the Pch transistor P4 is turned on and the Nch transistor N is turned on. That is, in the malfunction prevention mode, current flows into the output circuit 21 not only from the high-impedance first constant current source CS1 but also from the low-impedance Pch transistor P4. Similarly, current flows from the output circuit 21 not only from the high impedance second constant current source CS2 but also from the low impedance Nch transistor N4. At this time, the Pch transistor P4 and the Nch transistor N4 function as voltage sources.
  • the mode switching circuit 4 can lower the impedance of the slew rate control circuit 1 in the malfunction prevention mode. Therefore, even if the high-frequency component of the communication line noise Vn is added to the drive voltage Vg, since the impedance of the slew rate control circuit 1 is low, the fluctuation range of the drive voltage Vg can be suppressed. This prevents the drive voltage Vg from fluctuating across the threshold value of the Nch transistor N2 even if the communication line noise Vn is applied to the communication line. Therefore, the timing at which the Nch transistor N2 at the unintended timing should be turned off originally. It is possible to prevent a communication error from being caused by turning on the power.
  • the communication line voltage Vs changes more rapidly than in the normal operation mode. That is, when receiving the communication line noise Vn, the serial communication device 100 shifts to a malfunction prevention mode in which the influence of noise is reduced by lowering the slew rate control function. Needless to say, when the communication line noise Vn disappears after receiving the communication line noise Vn, the normal operation mode is restored from the malfunction prevention mode.
  • FIG. 4 is a circuit diagram of a configuration of the serial communication device 200 according to the second embodiment.
  • Serial communication device 200 has a configuration obtained by replacing the output circuit 21 of the serial communication device 100 to the output circuit 22.
  • the output circuit 22 has a configuration in which a capacitor C21 is added between the gate of the Nch transistor N2 and the ground.
  • the capacity C21 corresponds to a fourth capacity.
  • the other configuration of the serial communication device 200 is the same as that of the serial communication device 100, the description thereof is omitted.
  • the serial communication device 200 operates differently from the serial communication device 100 due to the addition of the capacity C21.
  • the drive voltage Vg until the voltage drops to the ground voltage is expressed by the following equation (5).
  • Vg VDD- (I2 / (Cdg + Cgs + C21)) ⁇ t ... (5)
  • Vg (I1 / (Cdg + Cgs + C21)) ⁇ t ⁇ (6)
  • the serial communication device 200 can appropriately adjust the output slew rate by adjusting the capacitance value.
  • FIG. 5 is a timing chart showing the operation of the serial communication device 200 according to the second embodiment. Timings T21 to T25 in FIG. 5 correspond to timings T11 to T15 in FIG. 3, respectively. As shown in FIG. 5, by providing the capacitor C21, the change in the drive voltage Vg can be moderated as compared to the serial communication device 100 (see FIG. 3).
  • ⁇ Vg Vn ⁇ Cdg / (Cgs + Cdg + C21) (7)
  • the slew rate can be adjusted and the fluctuation of the drive voltage Vg when receiving the communication line noise can be suppressed.
  • a serial communication device that can be provided can be provided. Furthermore, according to this configuration, it is possible to suppress a decrease in the slew rate control function even in the malfunction prevention mode.
  • FIG. 6 is a circuit diagram of a configuration of the serial communication device 300 according to the third embodiment.
  • Serial communication device 300 has a configuration obtained by replacing the output circuit 21 of the serial communication device 100 to the output circuit 23.
  • the output circuit 23 has a configuration in which the Nch transistor N2 of the output circuit 21 is replaced with a Pch transistor P2.
  • the output terminal Tout of the serial communication device 300 is connected to the ground via the communication line 5 and the load RL.
  • the source of the Pch transistor P2 is connected to the power supply terminal Ts.
  • the drain of the Pch transistor P2 is connected to the output terminal Tout.
  • a drive voltage Vg is applied to the gate of the Pch transistor P2.
  • a drain-gate capacitance Cdg exists between the drain and gate of the Pch transistor P2.
  • a gate-source capacitance Cgs exists between the gate and source of the Pch transistor P2.
  • the drain-gate capacitance Cdg and the gate-source capacitance Cgs are indicated by dotted lines. Since the other configuration of the serial communication device 300 is the same as that of the serial communication device 100, description thereof is omitted.
  • FIG. 7 is a timing chart illustrating the operation of the serial communication device 300 according to the third embodiment. Timings T31 to T34 in FIG. 7 correspond to the normal operation mode.
  • the input signal Vi is input to the serial communication device 300 via the input terminal Tin. Initially, the voltage level of the input signal Vi is Low. At this time, the Pch transistor P1 is turned on and the Nch transistor N1 is turned off. Therefore, the power supply voltage VDD is applied to the gate of the Pch transistor P2 via the first constant current source CS1 and the Pch transistor P1. Therefore, the drive voltage Vg is equal to the power supply voltage VDD. As a result, the Pch transistor P2 is turned off, and the communication line voltage Vs becomes the ground voltage. At this time, since the voltage across the gate-source capacitor Cgs of the Pch transistor P2 is the power supply voltage VDD, the gate-source capacitor Cgs is not charged.
  • the drive voltage Vg drops more slowly than the input signal Vi.
  • the Pch transistor P2 is turned on (timing T32).
  • the communication line voltage Vs gradually rises to the external power supply voltage VB.
  • the drive voltage Vg rises gradually compared to the input signal Vi, as in the serial communication device 100.
  • the Pch transistor P2 is turned off (timing T14).
  • the voltage of the communication line 5 gradually drops to the ground voltage.
  • the serial communication device 300 can perform the same operation as the serial communication device 100 although the configuration of the output circuit is different from that of the serial communication device 100. Therefore, according to this configuration, it is possible to provide a serial communication device that can achieve the same effects as the serial communication device 100.
  • FIG. 8 is a circuit diagram of a configuration of the serial communication device 400 according to the fourth embodiment.
  • the serial communication device 400 has a configuration in which the noise detection circuit 31 of the serial communication device 100 is replaced with a noise detection circuit 34.
  • the noise detection circuit 34 has a configuration in which a filter 30 is added between the capacitor C32 of the noise detection circuit 31 and the diode D1.
  • the influence of noise in the serial communication device becomes most noticeable during the rising and falling transitions of the input signal.
  • the voltage of the communication line 5 is changed depending on whether or not the drive voltage Vg that changes with a certain slope has reached the threshold value.
  • the drive voltage Vg is a value in the vicinity of the threshold value, if it is affected by noise, there is a high risk of voltage fluctuations across the threshold value.
  • the transistor of the output circuit may cause an unintended on / off operation.
  • the noise that has a strong possibility of affecting the rising and falling of the output signal is a so-called harmonic noise having a frequency that is an integral multiple of the input signal in some cases.
  • the harmonic noise is selectively passed by providing the filter 30.
  • the filter 30 prevents passage of noise having a frequency other than harmonic noise.
  • the serial communication device 400 shifts to the malfunction prevention mode only when receiving noise having a frequency with a high probability of malfunction.
  • the filter 30 as described above can be easily realized by a digital filter or the like.
  • a serial communication device that not only has the same effects as the serial communication device 100 but also shifts to the malfunction prevention mode only when receiving noise of a frequency with a high probability of malfunction. be able to. As a result, it is possible to avoid a decrease in the slew rate control function due to the shift to the malfunction prevention mode, and to reduce the chance that the serial communication device itself becomes a noise generation source.
  • a capacitor can be added between the Pch transistor P2 of the output circuit 23 according to the third embodiment and the power supply terminal Ts.
  • a capacitor can be added between the Nch transistor N2 of the output circuit 21 according to the fourth embodiment and the ground.
  • the power supply terminal Ts, the ground, and the external power supply terminal Tos correspond to first to third power supply terminals, respectively, but the voltages supplied to the first to third power supply terminals are not limited to the above-described example. Any voltage can be used as long as the same functions as those of the serial communication devices 1 to 4 can be exhibited.
  • the power supply voltage VDD and the external power supply voltage VB may be different voltages or the same voltage. Needless to say, the Pch transistor and the Nch transistor can be appropriately switched.
  • the insertion position of the filter 30 of the noise detection circuit 34 according to the fourth embodiment is merely an example, and may be inserted at another position as long as the high frequency component of the communication line noise can be selected.
  • a filter can be added to the detection circuits according to the second and third embodiments as in the fourth embodiment.
  • a Pch transistor can be applied to the output circuit according to the fourth embodiment.

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Abstract

　本発明の一態様であるシリアル通信装置（１００）は、スルーレート制御回路（１）、出力回路（２１）、ノイズ検出回路（３１）及び切替回路（４）を有する。スルーレート制御回路（１）は、所定のインピーダンスを有し、入力信号（Ｖｉ）に応じて出力から一定の電流を供給する。出力回路（２１）は、Ｎｃｈトランジスタ（Ｎ２）のゲート－ソース間容量（Ｃｇｓ）がスルーレート制御回路（１）からの一定の電流により充放電され、駆動電圧（Ｖｇ）に応じた通信ライン電圧（Ｖｓ）を出力端子（Ｔｏｕｔ）から出力する。ノイズ検出回路（３１）は、出力端子（Ｔｏｕｔ）から伝搬する通信ラインノイズ（Ｖｎ）を検出し、検出結果に応じた切替信号（Ｖｃ）を出力する。切替回路（４）は、切替信号（Ｖｃ）に応じて、スルーレート制御回路（１）のインピーダンスを所定のインピーダンスよりも小さい値に切り替える。

Description

シリアル通信装置
　本発明はシリアル通信装置に関し、特にノイズ耐性を有するシリアル通信装置に関する。
　近年の自動車では、車内通信ネットワークとして、ＩＳＯ－９１４１（Ｋライン）やＬＩＮ（Local Interconnect Network）などのオープンドレイン（ワイヤードＯＲ）形式のネットワークが利用されている。このようなネットワークは、差動通信でないため、少ない配線本数で容易にネットワークを構成でき、比較的通信速度の低いシステムに多用されている。ＬＩＮの通信速度は、２０Ｋｂｐｓ程度、Ｋラインの通信速度は１００Ｋｂｐｓ程度である。
　一般に、安全性確保のため、自動車などに適用される通信網は高い信頼性が求められる。自動車など、閉じた環境に多数の通信網や電源配線が密集するシステムにおいては、通信ライン（ワイヤーハーネス）が放射する電磁波（ＥＭＩ：Electro-Magnetic Interference）がノイズ源となる。従って、このノイズに起因して他のシステムが誤動作するのを防止しなければならない。すなわち、ノイズ放射源以外のシステムがノイズにより誤動作することを防止するため、通信ラインでは、例えばスルーレート制御により通信波形を鈍らせる手法が用いられる。これにより、電磁波（ＥＭＩ）ノイズとなる通信波形中の高調波成分を抑えることができる。
　また、上記通信ラインは、他のシステムが放射する電磁波を受けるアンテナにもなる。そのため、電磁波を受けた場合に本出力回路自身が通信データを損失するなど、誤動作をしない耐性（ＥＭＳ：Electro-Magnetic Susceptibility）の両立も必須要件となっている。　
　ノイズ抑制のために用いられる通信波形のスルーレート制御を行う回路の例について説明する（特許文献１）。図９は、スルーレート出力回路５００の構成を示すブロック図である。図９に示すように、スルーレート出力回路５００は、スルーレート制御回路５１、出力回路５２及び出力端子Ｔｏｕｔを有する。出力端子Ｔｏｕｔと電源線Ｖｄｄとの間には、負荷ＲＬが接続される。スルーレート出力回路５００は、電源線Ｖｃｃから電源が供給される。
　図１０は、スルーレート出力回路５００の構成を示す回路図である。以下では、図１０を参照して、スルーレート出力回路５００の構成及び動作について説明する。スルーレート出力回路５００は、電源線Ｖｄｄとドレイン電極との間に負荷ＲＬを接続し、ソース電極が接地されたＮチャネルの出力トランジスタＱ０を備える。スルーレート出力回路５００は、出力トランジスタＱ０のゲート電極容量Ｃｄｇ及びＣｇｓを２つの定電流ＣＳ５１からのＩｒＨ及びＣＳ５２からのＩｒＬにより充放電制御するオープンドレイン型のスルーレート出力回路である。
　入力パルス信号Ｖｉｎがロウレベルからハイレベルに変化すると、インバータＩＮＶ５１及びＩＮＶ５２で反転され、ＰチャネルトランジスタＱ１とＮチャネルトランジスタＱ２のゲートはともにロウレベルになる。このため、ＰチャネルトランジスタＱ１はオン状態、ＮチャネルトランジスタＱ２はオフ状態となり、出力トランジスタＱ０のゲート電極容量Ｃｄｇ及びＣｇｓは定電流源ＣＳ５１からの定電流ＩｒＨにより充電される。その結果、ゲート電圧Ｖｇａｔｅが徐々にハイレベルになり、出力トランジスタＱ０は緩やかにオン状態となる。入力パルス信号Ｖｉｎがハイレベルからロウレベルに移行すると、ＰチャネルトランジスタＱ１はオフ状態、ＮチャネルトランジスタＱ２はオン状態となり、出力トランジスタＱ０のゲート電極容量Ｃｄｇ及びＣｇｓは定電流源ＣＳ５２からの定電流ＩｒＬにより放電される。その結果、ゲート電圧Ｖｇａｔｅが徐々にロウレベルになり、出力トランジスタＱ０は緩やかにオフ状態になる。
　図１１は、スルーレート出力回路５００の動作を示すタイミングチャートである。図１１に示すように、出力トランジスタＱ０のゲート電極容量Ｃｄｇ及びＣｇｓと定電流ＩｒＨの値によって、ゲート電圧Ｖｇａｔｅの立ち上り時間、ひいては出力電圧Ｖｏｕｔの立下り時間が変化する。また、定電流ＩｒＬの値によって、ゲート電圧Ｖｇａｔｅの立下り時間、ひいては出力電圧Ｖｏｕｔの立ち上り時間が変化する。これは、定電流ＩｒＨ及びＩｒＬによって出力トランジスタＱ０のゲート電極容量Ｃｄｇ及びＣｇｓへの充放電時間が変化するためである。すなわち、スルーレート出力回路５００は、定電流ＩｒＨ及びＩｒＬの値を制御することにより、前述のスルーレート制御を実現している。
　その他、回路サイズを抑制しつつ、スルーレートを容易に制御することができるドライブ回路が提案されている（特許文献２）。
特開平１１－３４６１４７号公報 特開２００９－１１１４７０号公報
　ところが、発明者は、スルーレート出力回路５００には、以下のような課題が有ることを見出した。発明者の検討によれば、出力端子Ｔｏｕｔに通信ラインノイズＶｎが導入されると、スルーレート出力回路５００は誤動作を起こす恐れがある。以下、誤動作のメカニズムについて説明する。
　出力端子Ｔｏｕｔに通信ラインノイズＶｎが導入されると、通信ラインノイズＶｎの高周波成分が、出力トランジスタＱ０のドレイン－ゲート間容量Ｃｄｇを介して、ゲート電圧Ｖｇａｔｅに加算される（図１１のタイミングＴ５１）。そのため、ゲート電圧Ｖｇａｔｅは、上下に振動する波形となり、出力トランジスタＱ０のしきい値Ｖｔを頻繁に跨いでしまう。その結果、出力トランジスタＱ０は安定したＯＦＦ状態を保つ事ができなくなる。そのため、出力電圧Ｖｏｕｔは、ハイレベル（ＶＢ電圧）を出せなくなり、所望の波形（タイミングＴ５１以降の波形）が欠落してしまう。
　換言すれば、通信ラインノイズを受けたことにより、スルーレート出力回路５００は誤動作を起こしてしまう。従って、大きなノイズが通信ラインに存在する環境下では、通信を成立する事ができなくなる。
　本発明の一態様であるシリアル通信装置は、所定のインピーダンスを有し、入力信号に応じて出力から一定の電流を供給するスルーレート制御回路と、前記スルーレート制御回路からの前記一定の電流により充放電される第１の容量を有し、前記第１の容量が出力する駆動電圧に応じたデジタル信号を出力端子から出力する出力回路と、前記出力端子から伝搬するノイズを検出し、検出結果に応じた切替信号を出力する検出回路と、前記切替信号に応じて、前記スルーレート制御回路のインピーダンスを前記所定のインピーダンスよりも小さい値に切り替える切替回路と、を備えるものである。本発明の一態様であるシリアル通信装置は、出力端子がノイズを受けた場合、スルーレート制御回路のインピーダンスを小さくすることができる。これにより、駆動電圧に加算されるノイズの振幅を抑制し、通信波形の欠落による通信エラー誤動作を防止する。
　本発明の一態様であるシリアル通信装置は、出力端子に接続された負荷を駆動する出力回路と、入力信号に応じて前記出力回路を駆動するための駆動信号を生成し、前記駆動信号のスルーレートを制御するスルーレート制御回路と、前記出力端子から出力される出信号に伝播するノイズを検出するノイズ検出回路と、前記ノイズ検出回路が前記ノイズを検出した場合には、前記スルーレート制御回路のインピーダンスを、前記ノイズを検出していない場合に比べて小さくなるように切り替える切替回路と、を備えるものである。本発明の一態様であるシリアル通信装置は、出力端子がノイズを受けた場合、スルーレート制御回路のインピーダンスを小さくすることができる。これにより、駆動電圧に加算されるノイズの振幅を抑制し、通信波形の欠落による通信エラー誤動作を防止する。
　本発明によれば、通常動作時には、通信ラインが放射するＥＭＩを抑制しつつ、通信ラインにノイズを受けた場合でも通信波形の欠落を防いで通信が成立しなくなる誤動作を好適に防止することができるシリアル通信装置を提供することができる。
実施の形態１にかかるシリアル通信装置１００の構成を示すブロック図である。 実施の形態１にかかるシリアル通信装置１００の構成を示す回路図である。 実施の形態１にかかるシリアル通信装置１００の動作を示すタイミングチャートである。 実施の形態２にかかるシリアル通信装置２００の構成を示す回路図である。 実施の形態２にかかるシリアル通信装置２００の動作を示すタイミングチャートである。 実施の形態３にかかるシリアル通信装置３００の構成を示す回路図である。 実施の形態３にかかるシリアル通信装置３００の動作を示すタイミングチャートである。 実施の形態４にかかるシリアル通信装置４００の構成を示す回路図である。 スルーレート出力回路５００の構成を示すブロック図である。 スルーレート出力回路５００の構成を示す回路図である。 スルーレート出力回路５００の動作を示すタイミングチャートである。
　以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
　実施の形態１
　本発明の実施の形態１にかかるシリアル通信装置１００について説明する。図１は、実施の形態１にかかるシリアル通信装置１００の構成を示すブロック図である。シリアル通信装置１００は、スルーレート制御回路１、出力回路２１、ノイズ検出回路３１、モード切替回路４、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ及び電源端子Ｔｓを有する。入力端子Ｔｉｎには、入力信号Ｖｉが供給される。また、電源端子Ｔｓには、電源電圧ＶＤＤが供給される。出力端子Ｔｏｕｔは、通信ライン５及び負荷ＲＬを介して、外部電源端子Ｔｏｓと接続される。通信ライン５の電圧を、通信ライン電圧Ｖｓとする。外部電源端子Ｔｏｓには、外部電源電圧ＶＢが供給される。
　ここで、ノイズ検出回路３１は検出回路に相当し、モード切替回路４は切替回路に相当する。電源端子Ｔｓは第１の電源端子に相当する。外部電源端子Ｔｏｓは、第３の電源端子に相当する。
　シリアル通信装置１００について、図２を参照して更に説明する。図２は、実施の形態１にかかるシリアル通信装置１００の構成を示す回路図である。スルーレート制御回路１は、第１の定電流源ＣＳ１、第２の定電流源ＣＳ２、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１を有する。図２中のグランドは、第２の電源端子に相当する。第１の定電流源ＣＳ１、第２の定電流源ＣＳ２、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１は、電源電圧ＶＤＤが供給される電源端子Ｔｓとグランドとの間で従属接続される。
　具体的には、ＰｃｈトランジスタＰ１のソースは、第１の定電流源ＣＳ１を介して、電源端子Ｔｓと接続される。ＰｃｈトランジスタＰ１のドレインは、ＮｃｈトランジスタＮ１のドレインと接続される。ＮｃｈトランジスタＮ１のソースは、第２の電流源ＣＳ２を介して、グランドと接続される。ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１のゲートには、入力端子Ｔｉｎから入力信号Ｖｉが入力される。すなわち、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１は、インバータを構成している。このインバータの出力であるＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１のドレイン間のノード（接続点）の電圧を駆動電圧Ｖｇとする。なお、駆動電圧Ｖｇは、図１１に示すゲート電圧Ｖｇａｔｅに相当する。
　出力回路２１は、ＮｃｈトランジスタＮ２により構成される。ＮｃｈトランジスタＮ２は、第４のトランジスタに相当し、ゲートは制御端子に相当する。ＮｃｈトランジスタＮ２のドレインは、出力端子Ｔｏｕｔと接続される。ＮｃｈトランジスタＮ２のソースは、グランドと接続される。ＮｃｈトランジスタＮ２のゲートは、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１のドレイン（接続点）と接続され、駆動電圧Ｖｇが印加される。なお、ＮｃｈトランジスタＮ２のドレイン－ゲート間には、ドレイン－ゲート間容量Ｃｄｇが存在する。また、ＮｃｈトランジスタＮ２のゲート－ソース間には、ゲート－ソース間容量Ｃｇｓが存在する。図２では、ドレイン－ゲート間容量Ｃｄｇ及びゲート－ソース間容量Ｃｇｓを点線にて表示している。なお、ＮｃｈトランジスタＮ２のゲート－ソース間容量Ｃｇｓは、第１の容量に相当する。
　ノイズ検出回路３１は、容量Ｃ３１及びＣ３２、ダイオードＤ１、抵抗Ｒ１及びＲ２、ＮｃｈトランジスタＮ３を有する。ここで、容量Ｃ３１及びＣ３２は、それぞれ第２及び第３の容量に相当する。ダイオードＤ１は、整流器に相当する。抵抗Ｒ１及びＲ２は、それぞれ、第１及び第２の抵抗に相当する。ＮｃｈトランジスタＮ３は、第３のトランジスタに相当し、ゲートは制御端子に相当する。
　ダイオードＤ１のアノードは、容量Ｃ３１を介して、出力端子Ｔｏｕｔと接続される。抵抗Ｒ１及び容量Ｃ３２は、ダイオードＤ１のカソードとグランドとの間に接続される。ＮｃｈトランジスタＮ３のドレインは、抵抗Ｒ２を介して電源端子Ｔｓと接続され、切替信号Ｖｃを出力する。ＮｃｈトランジスタＮ３のソースは、グランドと接続される。ＮｃｈトランジスタＮ３のゲートは、ダイオードＤ１のカソードと接続され、ノイズ検出信号Ｖｄを受ける。
　モード切替回路４は、インバータＩＮＶ１及びＩＮＶ２、ＰｃｈトランジスタＰ４及びＮｃｈトランジスタＮ４を有する。ここで、インバータＩＮＶ１及びＩＮＶ２は、それぞれ第１及び第２のインバータに相当する。ＰｃｈトランジスタＰ４及びＮｃｈトランジスタＮ４は、それぞれ第１及び第２のトランジスタに相当し、ゲートは制御端子に相当する。
　ＰｃｈトランジスタＰ４のソースは、電源端子Ｔｓと接続される。ＰｃｈトランジスタＰ４のドレインは、第１の定電流源ＣＳ１及びＰｃｈトランジスタＰ１の接続点と接続される。すなわち、ＰｃｈトランジスタＰ４は、第１の定電流源ＣＳ１と並列接続される。ＮｃｈトランジスタＮ４のドレインは、第２の定電流源ＣＳ２及びＮｃｈトランジスタＮ１の接続点と接続される。ＮｃｈトランジスタＮ４のソースは、グランドと接続される。すなわち、ＮｃｈトランジスタＮ４は、第２の定電流源ＣＳ２と並列接続される。
　インバータＩＮＶ１の入力は、切替信号Ｖｃを受ける。インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力及びＮｃｈトランジスタＮ４のゲートと接続される。インバータＩＮＶ２の出力は、ＰｃｈトランジスタＰ４のゲートと接続される。すなわち、ＰｃｈトランジスタＰ４のゲートには切替信号Ｖｃが入力され、ＮｃｈトランジスタＮ４のゲートには切替信号Ｖｃの反転信号が入力される。従って、ＰｃｈトランジスタＰ４及びＮｃｈトランジスタＮ４は、一律にオン／オフする。
　続いて、シリアル通信装置１００の動作について説明する。まず、シリアル通信装置１００がスルーレート制御を行う通常動作モードについて説明する。図３は、実施の形態１にかかるシリアル通信装置１００の動作を示すタイミングチャートである。図３のタイミングＴ１１～Ｔ１４が通常動作モードに対応する。
　シリアル通信装置１００には、入力端子Ｔｉｎを介して、入力信号Ｖｉが入力される。初め、入力信号Ｖｉの電圧レベルはＬｏｗレベルであるとする。このとき、ＰｃｈトランジスタＰ１はオンであり、ＮｃｈトランジスタＮ１はオフである。よって、第１の定電流源ＣＳ１及びＰｃｈトランジスタＰ１を介して、ＮｃｈトランジスタＮ２のゲートには電源電圧ＶＤＤが印加されている。従って、駆動電圧Ｖｇは、電源電圧ＶＤＤと等しい。これにより、ＮｃｈトランジスタＮ２はオンとなり、通信ライン電圧Ｖｓは概ねグランド電圧となる。このとき、Ｎｃｈトランジスタのゲート－ソース間容量Ｃｇｓは、駆動電圧Ｖｇ（電源電圧ＶＤＤ）が印加されることにより充電された状態である。
　入力端子Ｔｉｎの電圧レベルがＬｏｗレベルからＨｉｇｈレベルに遷移すると、ＰｃｈトランジスタＰ１がオフとなり、ＮｃｈトランジスタＮ１がオンとなる（タイミングＴ１１）。これにより、ゲート－ソース間容量Ｃｇｓに充電された電荷は、ＮｃｈトランジスタＮ１及び第２の定電流源ＣＳ２を介して、グランドに放電される。第２の定電流源ＣＳ２の電流Ｉ２は一定であるので、グランド電圧に降下するまでの駆動電圧Ｖｇは、以下の式（１）で表される。

　Ｖｇ＝ＶＤＤ－（Ｉ２／Ｃｇｓ）×ｔ　　・・・（１）
　すなわち、スルーレート制御回路１の第２の定電流源ＣＳ２により、駆動電圧Ｖｇは一定の傾きで降下する。その結果、駆動電圧Ｖｇは、入力信号Ｖｉと比べて緩やかに降下する。そして、駆動電圧ＶｇがＮｃｈトランジスタＮ２のしきい値電圧Ｖｔｎまで降下すると、ＮｃｈトランジスタＮ２はオフとなる（タイミングＴ１２）。その結果、通信ライン電圧Ｖｓは、外部電源電圧ＶＢまで緩やかに上昇する。
　続いて、入力端子Ｔｉｎの電圧レベルがＨｉｇｈレベルからＬｏｗレベルに遷移すると、ＰｃｈトランジスタＰ１がオンとなり、ＮｃｈトランジスタＮ１がオフとなる（タイミングＴ１３）。これにより、ＰｃｈトランジスタＰ１及び第１の定電流源ＣＳ１に電流が流れ、ゲート－ソース間容量Ｃｇｓは充電される。第１の定電流源ＣＳ１の電流Ｉ１は一定であるので、電源電圧に上昇するまでの駆動電圧Ｖｇは、以下の式（２）で表される。

　Ｖｇ＝（Ｉ１／Ｃｇｓ）×ｔ　　・・・（２）
　すなわち、スルーレート制御回路１の第１の定電流源ＣＳ１により、駆動電圧Ｖｇは一定の傾きで上昇する。その結果、駆動電圧Ｖｇは、入力信号Ｖｉと比べて緩やかに上昇する。そして、駆動電圧ＶｇがＮｃｈトランジスタＮ２のしきい値電圧Ｖｔｎまで上昇すると、ＮｃｈトランジスタＮ２はオンとなる（タイミングＴ１４）。その結果、通信ライン電圧Ｖｓは、概ねグランド電圧まで緩やかに降下する。
　次いで、通信ライン５に高周波ノイズである通信ラインノイズＶｎが導入された場合の誤動作防止モードについて説明する。図３では、タイミングＴ１５以降が誤動作防止モードに対応する。
　通信ライン５に高周波ノイズである通信ラインノイズＶｎが導入されると、通信ラインノイズＶｎの高周波成分が、ＮｃｈトランジスタＮ２のドレイン－ゲート間容量Ｃｄｇを介して、駆動電圧Ｖｇに加算される（タイミングＴ１５）。このとき、駆動電圧Ｖｇの変動量ΔＶｇは、以下の式（３）で表される。

　ΔＶｇ＝Ｖｎ×Ｃｄｇ／（Ｃｇｓ＋Ｃｄｇ）　　・・・（３）
　また、通信ラインノイズＶｎは、ノイズ検出回路３１の容量Ｃ３１及びダイオードＤ１を介して、ノイズ検出信号Ｖｄとして現れる。なお、容量Ｃ３１は、通信ラインノイズＶｎの直流成分をカットし、通信ラインノイズＶｎの高周波成分のみを通過させる。ダイオードＤ１は、容量Ｃ３１を通過した通信ラインノイズＶｎの高周波成分を整流する。容量Ｃ３２は、整流された通信ラインノイズＶｎの高周波成分を平滑化する。これにより、ノイズ検出信号Ｖｄは、図３に示すように、通信ラインノイズＶｎの導入とともに立ち上がる信号となる。このとき、ノイズ検出信号Ｖｄは、以下の式（４）で表される。なお、式（４）のＶＤ１は、ダイオードＤ１での降下電圧を示す。

　Ｖｄ＝（（Ｖｎ／２）－ＶＤ１）×（Ｃ３１／（Ｃ３１＋Ｃ３２））
                                                 　　・・・（４）
　ここで、通信ラインノイズＶｎが通信ライン５に導入される前後のモード切替回路４の動作について説明する。通常動作モード時のモード切替回路４では、ノイズ検出信号Ｖｄはグランド電位であるので、ＮｃｈトランジスタＮ３はオフである。よって、切替信号ＶｃはＨｉｇｈ信号であるので、ＰｃｈトランジスタＰ４はオフであり、ＮｃｈトランジスタＮ４はオフである。つまり、シリアル通信装置１００は、通常動作モード時には、定電流源を利用した、いわゆるスルーレート制御を行うことが理解できる。
　一方、通信ラインノイズＶｎが通信ライン５に導入されると、シリアル通信装置１００は誤動作防止モードに移行する。具体的には、ノイズ検出信号ＶｄがＮｃｈトランジスタＮ３のしきい値を超えると、ＮｃｈトランジスタＮ３はオンとなる。よって、切替信号ＶｃはＬｏｗ信号であるので、ＰｃｈトランジスタＰ４はオンとなり、ＮｃｈトランジスタＮはオンとなる。つまり、誤動作防止モードでは、出力回路２１には、高インピーダンスの第１の定電流源ＣＳ１だけでなく、低インピーダンスのＰｃｈトランジスタＰ４からも電流が流れ込む。同様に、出力回路２１からは、高インピーダンスの第２の定電流源ＣＳ２だけでなく、低インピーダンスのＮｃｈトランジスタＮ４からも電流が流れ出す。この際、ＰｃｈトランジスタＰ４及びＮｃｈトランジスタＮ４は、電圧源として機能する。
　すなわち、モード切替回路４は、誤動作防止モード時には、スルーレート制御回路１のインピーダンスを降下させることができる。よって、駆動電圧Ｖｇに通信ラインノイズＶｎの高周波成分が加算されても、スルーレート制御回路１のインピーダンスが低くなっているので、駆動電圧Ｖｇの変動幅を抑制することができる。これにより、通信ラインに通信ラインノイズＶｎが乗っても駆動電圧ＶｇがＮｃｈトランジスタＮ２のしきい値を跨いで変動することを防げるので、意図しないタイミングでのＮｃｈトランジスタＮ２が、本来ＯＦＦすべきタイミングでＯＮしてしまう事によって、通信エラーを起こす事を防止できる。
　なお、この際、スルーレート制御回路１のインピーダンスが降下するので、駆動電圧Ｖｇは急峻に変化する。そのため、通常動作モード時に比べ、通信ライン電圧Ｖｓは急峻に変化する。すなわち、シリアル通信装置１００は、通信ラインノイズＶｎを受けた場合には、スルーレート制御の機能を低下させることにより、ノイズの影響低減を図る誤動作防止モードに移行する。なお、通信ラインノイズＶｎを受けた後、通信ラインノイズＶｎが消失した場合には、誤動作防止モードから通常動作モードに復帰することは言うまでもない。
　従って、本構成によれば、通信ラインにノイズを受けた場合でも通信波形の欠落によって生じる通信エラーを好適に防止することができるシリアル通信装置を提供することができる。
　実施の形態２
　本発明の実施の形態２にかかるシリアル通信装置２００について説明する。図４は、実施の形態２にかかるシリアル通信装置２００の構成を示す回路図である。シリアル通信装置２００は、シリアル通信装置１００の出力回路２１を出力回路２２に置換した構成を有する。出力回路２２は、出力回路２１と比べ、ＮｃｈトランジスタＮ２のゲートとグランドとの間に容量Ｃ２１を追加した構成を有する。容量Ｃ２１は、第４の容量に相当する。シリアル通信装置２００のその他の構成は、シリアル通信装置１００と同様であるので、説明を省略する。
　シリアル通信装置２００では、容量Ｃ２１が追加されたことにより、シリアル通信装置１００とは動作が異なる。シリアル通信装置２００において、グランド電圧に降下するまでの駆動電圧Ｖｇは、以下の式（５）で表される。

　Ｖｇ＝ＶＤＤ－（Ｉ２／（Ｃｄｇ＋Ｃｇｓ＋Ｃ２１））×ｔ
                                             　　・・・（５）
　また、電源電圧に上昇するまでの駆動電圧Ｖｇは、以下の式（６）で表される。

　Ｖｇ＝（Ｉ１／（Ｃｄｇ＋Ｃｇｓ＋Ｃ２１））×ｔ　　・・・（６）
　式（５）及び（６）より、容量Ｃ２１の容量値を設定することで、それまで、プロセス構造と素子サイズ、及び第１の電流源ＣＳ１と第２の電流源ＣＳ２によって決まっていた、駆動電圧Ｖｇの変化率を制御することが可能である。すなわち、シリアル通信装置２００は、容量値の調整により、出力のスルーレートを適切に調整することが可能である。
　図５は、実施の形態２にかかるシリアル通信装置２００の動作を示すタイミングチャートである。図５のタイミングＴ２１～Ｔ２５は、それぞれ図３のタイミングＴ１１～Ｔ１５に対応する。図５に示すように、容量Ｃ２１を設けることにより、シリアル通信装置１００（図３を参照）に比べて駆動電圧Ｖｇの変化を緩やかにすることができる。
　また、通信ライン５に高周波ノイズである通信ラインノイズＶｎが導入された場合の駆動電圧Ｖｇの変動量ΔＶｇは、以下の式（７）で表される。

　ΔＶｇ＝Ｖｎ×Ｃｄｇ／（Ｃｇｓ＋Ｃｄｇ＋Ｃ２１）　　・・・（７）
　式（７）より、容量Ｃ２１の容量値を増加することで、駆動電圧Ｖｇの変動量を緩和することが可能である。シリアル通信装置２００の駆動電圧Ｖｇの変動以外の動作については、シリアル通信装置１００と同様であるので、説明を省略する。
　以上より、本構成によれば、シリアル通信装置１００と同様の作用効果を奏するのみならず、スルーレート調整が可能で、かつ通信ラインノイズを受けた場合の駆動電圧Ｖｇの変動を抑制することができるシリアル通信装置を提供することができる。さらに、本構成によれば、誤動作防止モード時でも、スルーレート制御機能の低下を抑制することも可能である。
　実施の形態３
　本発明の実施の形態３にかかるシリアル通信装置３００について説明する。図６は、実施の形態３にかかるシリアル通信装置３００の構成を示す回路図である。シリアル通信装置３００は、シリアル通信装置１００の出力回路２１を出力回路２３に置換した構成を有する。出力回路２３は、出力回路２１のＮｃｈトランジスタＮ２を、ＰｃｈトランジスタＰ２に置換した構成を有する。シリアル通信装置３００の出力端子Ｔｏｕｔは、通信ライン５及び負荷ＲＬを介して、グランドと接続される。
　ＰｃｈトランジスタＰ２のソースは、電源端子Ｔｓと接続される。ＰｃｈトランジスタＰ２のドレインは、出力端子Ｔｏｕｔと接続される。ＰｃｈトランジスタＰ２のゲートは、駆動電圧Ｖｇが印加される。なお、ＰｃｈトランジスタＰ２のドレイン－ゲート間には、ドレイン－ゲート間容量Ｃｄｇが存在する。また、ＰｃｈトランジスタＰ２のゲート－ソース間には、ゲート－ソース間容量Ｃｇｓが存在する。図６では、ドレイン－ゲート間容量Ｃｄｇ及びゲート－ソース間容量Ｃｇｓを点線にて表示している。シリアル通信装置３００のその他の構成は、シリアル通信装置１００と同様であるので、説明を省略する。
　続いて、シリアル通信装置３００の動作について説明する。シリアル通信装置３００は、シリアル通信装置１００と比べて、通常動作モードの動作が異なる。以下では、シリアル通信装置３００の通常動作モードでの動作について説明する。なお、誤動作防止モードでのシリアル通信装置３００の動作は、シリアル通信装置１００と同様であるので、説明を省略する。図７は、実施の形態３にかかるシリアル通信装置３００の動作を示すタイミングチャートである。図７のタイミングＴ３１～Ｔ３４が通常動作モードに対応する。
　シリアル通信装置３００には、入力端子Ｔｉｎを介して、入力信号Ｖｉが入力される。初め、入力信号Ｖｉの電圧レベルはＬｏｗである。このとき、ＰｃｈトランジスタＰ１がオンとなり、ＮｃｈトランジスタＮ１がオフである。よって、第１の定電流源ＣＳ１及びＰｃｈトランジスタＰ１を介して、ＰｃｈトランジスタＰ２のゲートには電源電圧ＶＤＤが印加される。従って、駆動電圧Ｖｇは、電源電圧ＶＤＤと等しい。これにより、ＰｃｈトランジスタＰ２はオフとなり、通信ライン電圧Ｖｓはグランド電圧となる。このとき、ＰｃｈトランジスタＰ２のゲート－ソース間容量Ｃｇｓの両端の電圧は電源電圧ＶＤＤであるので、ゲート－ソース間容量Ｃｇｓは充電されていない状態である。
　入力端子Ｔｉｎの電圧レベルがＬｏｗからＨｉｇｈに遷移すると、ＰｃｈトランジスタＰ１がオフとなり、ＮｃｈトランジスタＮ１がオンとなる（タイミングＴ３１）。これにより、ＮｃｈトランジスタＮ１及び第２の定電流源ＣＳ２に電流が流れ、ゲート－ソース間容量Ｃｇｓが充電される。第２の定電流源ＣＳ２の電流Ｉ２は一定であるので、グランド電圧に降下するまでの駆動電圧Ｖｇは、上述の式（１）で表される。
　すなわち、駆動電圧Ｖｇは、シリアル通信装置１００と同様に、入力信号Ｖｉと比べて緩やかに降下する。そして、駆動電圧ＶｇがＰｃｈトランジスタＰ２のしきい値電圧Ｖｔｐまで降下すると、ＰｃｈトランジスタＰ２はオンとなる（タイミングＴ３２）。その結果、通信ライン電圧Ｖｓは、外部電源電圧ＶＢまで緩やかに上昇する。
　続いて、入力端子Ｔｉｎの電圧レベルがＨｉｇｈからＬｏｗに遷移すると、ＰｃｈトランジスタＰ１がオンとなり、ＮｃｈトランジスタＮ１がオフとなる（タイミングＴ３３）。これにより、ＰｃｈトランジスタＰ１及び第１の定電流源ＣＳ１に電流が流れ、ゲート－ソース間容量Ｃｇｓは放電される。第１の定電流源ＣＳ１の電流Ｉ１は一定であるので、電源電圧に上昇するまでの駆動電圧Ｖｇは、上述の式（２）で表される。
　すなわち、駆動電圧Ｖｇは、シリアル通信装置１００と同様に、入力信号Ｖｉと比べて緩やかに上昇する。そして、駆動電圧ＶｇがＰｃｈトランジスタＰ２のしきい値電圧Ｖｔｐまで上昇すると、ＰｃｈトランジスタＰ２はオフとなる（タイミングＴ１４）。その結果、通信ライン５の電圧は、グランド電圧まで緩やかに降下する。
　以上より、シリアル通信装置３００は出力回路の構成がシリアル通信装置１００とは異なるものの、シリアル通信装置１００と同様の動作を行うことができる。従って、本構成によれば、シリアル通信装置１００と同様の作用効果を奏することができるシリアル通信装置を提供することができる。
　実施の形態４
　本発明の実施の形態４にかかるシリアル通信装置４００について説明する。図８は、実施の形態４にかかるシリアル通信装置４００の構成を示す回路図である。シリアル通信装置４００は、シリアル通信装置１００のノイズ検出回路３１を、ノイズ検出回路３４に置換した構成を有する。ノイズ検出回路３４は、ノイズ検出回路３１の容量Ｃ３２とダイオードＤ１との間に、フィルタ３０を追加した構成を有する。
　一般に、シリアル通信装置におけるノイズの影響は、入力信号の立ち上がり及び立ち下り遷移中に最も顕著となる。特に、上述の実施の形態にかかるシリアル通信装置では、一定の傾きで変化する駆動電圧Ｖｇがしきい値に到達したか否かで通信ライン５の電圧を変化させる。駆動電圧Ｖｇがしきい値近傍の値である場合にノイズの影響を受けると、しきい値を跨いだ電圧変動が起きる恐れが大きい。その結果、出力回路のトランジスタが意図しないオン／オフ動作を起こす恐れがある。このように、出力信号の立ち上がり及び立ち下りに影響を及ぼす恐れが強いノイズは、システムによって周波数が特定される場合があり、その入力信号の整数倍の周波数を有する、いわゆる高調波ノイズである。
　そのため、シリアル通信装置４００では、フィルタ３０を設けることにより、高調波ノイズを選択的に通過させる。これにより、特定の高調波ノイズを受けた場合の誤動作を防止することができる。また、フィルタ３０は、高調波ノイズ以外の周波数を有するノイズの通過を阻止する。これにより、高調波ノイズに比べて影響が少ないノイズを受けた場合には、通常動作モードを維持し、スルーレート制御を優先的に行うことができる。換言すれば、シリアル通信装置４００は、誤動作の発生確率が高い周波数のノイズを受けた場合にのみは誤動作防止モードに移行する。上述のようなフィルタ３０は、デジタルフィルタなどで容易に実現することが可能である。
　よって、本構成によれば、シリアル通信装置１００と同様の作用効果を奏するだけでなく、誤動作の発生確率が高い周波数のノイズを受けた場合にのみ誤動作防止モードに移行するシリアル通信装置を提供することができる。これにより、誤動作防止モードへの移行によるスルーレート制御機能の低下を回避し、シリアル通信装置自らがノイズ発生源となる機会を低減することができる。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２と同様に、実施の形態３にかかる出力回路２３のＰｃｈトランジスタＰ２と電源端子Ｔｓとの間に容量を追加することが可能である。また、実施の形態２と同様に、実施の形態４にかかる出力回路２１のＮｃｈトランジスタＮ２とグランドとの間に容量を追加することが可能である。
　電源端子Ｔｓ、グランド及び外部電源端子Ｔｏｓはそれぞれ第１～第３の電源端子に相当するが、第１～第３の電源端子に供給される電圧は上述の例に限られない、実施の形態１～４にかかるシリアル通信装置と同様の機能を発揮できるならば、任意の電圧とすることができる。例えば、電源電圧ＶＤＤと外部電源電圧ＶＢは、異なる電圧でもよいし、同じ電圧でもよい。また、適宜、ＰｃｈトランジスタとＮｃｈトランジスタを入れ換える構成とできることは言うまでもない。
　実施の形態４にかかるノイズ検出回路３４のフィルタ３０の挿入位置はあくまで例示であり、通信ラインノイズの高周波成分を周波数選別できるならば、別の位置に挿入してもよい。また、実施の形態２及び３にかかる検出回路にも、実施の形態４と同様に、フィルタを追加することが可能である。さらに、実施の形態３にかかる出力回路２３と同様に、実施の形態４にかかる出力回路にＰｃｈトランジスタを適用することも可能である。
　この出願は、２０１１年３月３１日に出願された日本出願特願２０１１－７８２６３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１、５１　スルーレート制御回路
４　モード切替回路
５　通信ライン
２１～２３、５２　出力回路
３０　フィルタ
３１、３４　ノイズ検出回路
１００、２００、３００、４００　シリアル通信装置
５００　スルーレート出力回路
Ｃ２１、Ｃ３１、Ｃ３２　容量
Ｃ３１　　容量
Ｃｄｇ　　ドレイン－ゲート間容量
Ｃｇｓ　　ゲート－ソース間容量
ＣＳ１　第１の定電流源
ＣＳ２　第２の定電流源
ＣＳ５１、ＣＳ５２　定電流源
Ｄ１　ダイオード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ５１、ＩＮＶ５２　インバータ
Ｎ１～Ｎ４　Ｎｃｈトランジスタ
Ｐ１、Ｐ２、Ｐ４　Ｐｃｈトランジスタ
Ｑ０　出力トランジスタ
Ｑ１　Ｐチャネルトランジスタ
Ｑ２　Ｎチャネルトランジスタ
Ｒ１、Ｒ２　抵抗
ＲＬ　負荷
Ｔｉｎ　入力端子
Ｔｏｓ　外部電源端子
Ｔｏｕｔ　出力端子
Ｔｓ　電源端子
ＶＢ　外部電源電圧
Ｖｃｃ、Ｖｄｄ　電源線
Ｖｄ　ノイズ検出信号
ＶＤＤ　電源電圧
Ｖｇ　駆動電圧
Ｖｇａｔｅ　ゲート電圧
Ｖｉ　入力信号
Ｖｉｎ　　入力パルス信号
Ｖｎ　通信ラインノイズ
Ｖｏｕｔ　出力電圧

Claims (16)

  1. 　所定のインピーダンスを有し、入力信号に応じて出力から一定の電流を供給するスルーレート制御回路と、
    　前記スルーレート制御回路からの前記一定の電流により充放電される第１の容量を有し、前記第１の容量が出力する駆動電圧に応じたデジタル信号を出力端子から出力する出力回路と、
    　前記出力端子から伝搬するノイズを検出し、検出結果に応じた切替信号を出力する検出回路と、
    　前記切替信号に応じて、前記スルーレート制御回路のインピーダンスを前記所定のインピーダンスよりも小さい値に切り替える切替回路と、を備える、
    　シリアル通信装置。
  2. 　前記スルーレート制御回路は、
    　前記入力信号に応じてオン／オフする第１の定電流源と、
    　前記入力信号に応じて前記第１の電流源に対して相補的にオン／オフする第２の定電流源と、を備え、
    　前記第１の容量は、前記第１の定電流源を介して第１の電源端子と接続され、又は、前記第２の定電流源を介して前記第１の電源と異なる電圧が供給される第２の電源端子と接続されることにより充放電されることを特徴とする、
    　請求項１に記載のシリアル通信装置。
  3. 　前記切替回路は、
    　前記第１の定電流源に並列接続される第１のトランジスタと、
    　前記第２の定電流源に並列接続される第２のトランジスタと、を備え、
    　前記第１及び第２のトランジスタは、前記検出回路が前記ノイズを検出した場合にオンになることを特徴とする、
    　請求項２に記載のシリアル通信装置。
  4. 　前記第１のトランジスタは、前記第２のトランジスタと異なるチャネル型を有し、
    　前記第１のトランジスタの制御端子には、前記切替信号が供給され、
    　前記第２のトランジスタの制御端子には、前記切替信号の反転信号が供給されることを特徴とする、
    　請求項３に記載のシリアル通信装置。
  5. 　前記切替回路は、
    　前記切替信号が入力され、出力が前記第２のトラジスタの前記制御端子と接続される第１のインバータと、
    　入力が前記第１のインバータの前記出力と接続され、出力が前記第１のトランジスタの前記制御端子と接続される第２のインバータと、を更に備えることを特徴とする、
    　請求項４に記載のシリアル通信装置。
  6. 　前記検出回路は、
    　一端が前記出力端子と接続される第２の容量と、
    　第１の端子が前記第２の容量の他端と接続される整流器と、
    　一端が前記整流器の第２の端子と接続され、他端が前記第２の電源端子と接続される、第３の容量及び第１の抵抗と、
    　前記第１の電源端子と前記第２の電源端子との間に縦続接続される第２の抵抗及び第３のトランジスタと、を備え、
    　前記第３のトランジスタの制御端子は、前記整流器の前記第２の端子と接続され、
    　前記第２の抵抗と前記第３のトランジスタとの接続点から、前記切替信号を出力する、
    　請求項３乃至５のいずれか一項に記載のシリアル通信装置。
  7. 　前記整流器は、アノードが前記第２の容量と接続され、カソードから前記第３のトランジスタの前記制御端子へ検出信号を出力するダイオードであることを特徴とする、
    　請求項６に記載のシリアル通信装置。
  8. 　前記検出回路は、
    　前記出力端子を介して伝搬する前記ノイズの交流成分のうち、所定の周波数の交流成分のみを通過させるフィルタをさらに備えることを特徴とする、
    　請求項６又は７に記載のシリアル通信装置。
  9. 　前記フィルタは、前記第２の容量と前記整流器との間に挿入されることを特徴とする、
    　請求項８に記載のシリアル通信装置。
  10. 　前記出力回路は、
    　前記出力端子と前記第２の電源端子との間に接続され、制御端子が前記スルーレート制御回路の前記出力と接続される第４のトランジスタを備え、
    　前記第１の容量は、前記第４のトランジスタの前記制御端子と前記出力端子側の端子との間の容量であり、
    　前記出力端子は、負荷を介して第３の電源端子と接続されることを特徴とする、
    　請求項３乃至９のいずれか一項に記載のシリアル通信装置。
  11. 　前記出力回路は、
    　前記第２の電源端子と前記第４のトランジスタの前記制御端子との間に接続される第４の容量を更に備えることを特徴とする、
    　請求項１０に記載のシリアル通信装置。
  12. 　前記第３の電源端子は、前記第１の電源端子と同じ電圧が供給されることを特徴とする、
    　請求項１０又は１１に記載のシリアル通信装置。
  13. 　前記第３の電源端子は、前記第２の電源端子と同じ電圧が供給されることを特徴とする、
    　請求項１０又は１１に記載のシリアル通信装置。
  14. 　出力端子に接続された負荷を駆動する出力回路と、
    　入力信号に応じて前記出力回路を駆動するための駆動信号を生成し、前記駆動信号のスルーレートを制御するスルーレート制御回路と、
    　前記出力端子から出力される出力信号に伝播するノイズを検出するノイズ検出回路と、
    　前記ノイズ検出回路が前記ノイズを検出した場合には、前記スルーレート制御回路のインピーダンスを、前記ノイズを検出していない場合に比べて小さくなるように切り替える切替回路と、を備える、
    　シリアル通信装置。
  15. 　前記スルーレート制御回路は、前記切替回路によってスルーレートが切り替えられることを特徴とする、
    　請求項１４に記載のシリアル通信装置。
  16. 　前記スルーレート制御回路は、前記ノイズを検出していない期間は、電流源を用いて前記出力回路を駆動し、前記ノイズを検出する期間は、前記切替回路によって前記電流源に加えて電圧源を用いて前記出力回路を駆動することを特徴とする、
    　請求項１４に記載のシリアル通信装置。
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