JP2010028357A - 出力バッファ回路 - Google Patents

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芳樹 藤尾
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Abstract

【課題】伝送路にノイズが入った場合でも正常に通信ができる通信装置を提供する。
【解決手段】帰還増幅回路(2)と、帰還増幅回路(2)から供給される内部信号に応答して出力ノード(N1)に外部出力信号を供給する出力回路(3)と、帰還増幅回路(2)に対する帰還信号の供給を禁止する帰還遮断回路(4)とを具備する出力バッファ回路(1)を構成する。ここで、帰還増幅回路(2)は、入力端(N2)に入力される送信信号(TXD)と外部出力信号を帰還した帰還信号とに基づいて、内部信号の波形を制御する。そして、帰還遮断回路(4)は、出力ノード(N1)のノイズに基づいて生成される帰還遮断命令に応答して、帰還増幅回路(2)への帰還信号の供給を禁止する。
【選択図】図2

Description

本発明は、出力バッファ回路に関し、特に帰還増幅回路を有する出力バッファ回路に関する。
送信信号を伝送路に供給する出力バッファ回路を備えた通信装置が知られている。通信装置間の伝送路に加わるノイズは、正常な通信の妨げになることがある。ノイズの影響を低減する通信装置が知られている(例えば、特許文献1参照。)。
特許文献1(特開2007−214643号公報)には、ノイズレベルを低減できる通信信号波形を、IC内部で生成することが可能となる通信ドライバ回路が記載されている。図1は、特許文献1に記載の通信ドライバ回路の構成を示す回路図である。その通信ドライバ回路は、出力段がオープンコレクタタイプで構成され、入力される送信信号に基づき反転増幅動作を行なう反転増幅回路を備えている。そして、その反転増幅器の入出力端子間に、コンデンサを接続することで、反転増幅回路が反転増幅動作を行なう場合に、コンデンサが信号のレベル変化に対して負帰還をかけるように作用させ、通信信号のレベル変化を緩和させている。その通信ドライバ回路は、このコンデンサの作用によって、通信ドライバ回路自体が発生する放射ノイズの影響を抑制している。
特開2007−214643号公報
特許文献1に記載の技術では、帰還制御によって、負荷条件の変化に対応したスルーレート制御を実現し、通信ドライバ回路自体が発生する放射ノイズの影響を抑制している。そのため、伝送路にノイズが加わった場合、このノイズも送信側の出力バッファ回路に帰還される。このとき、そのノイズに起因して、送信信号の信号波形が変化してしまい、正常な通信を妨げることがある。
以下に、[発明を実施するための最良の形態]で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
上記の課題を解決するために、帰還増幅回路(2)と、前記帰還増幅回路(2)から供給される内部信号に応答して出力ノード(N1)に外部出力信号を供給する出力回路(3)と、前記帰還増幅回路(2)に対する帰還信号の供給を禁止する帰還遮断回路(4)とを具備する出力バッファ回路(1)を構成する。ここで、前記帰還増幅回路(2)は、入力端(N2)に入力される送信信号(TXD)と前記外部出力信号を帰還した帰還信号とに基づいて、前記内部信号の波形を制御する。そして、前記帰還遮断回路(4)は、前記出力ノード(N1)のノイズに基づいて生成される帰還遮断命令に応答して、前記帰還増幅回路(2)への前記帰還信号の供給を禁止する。
その出力バッファ回路(1)において、さらに、前記帰還遮断命令を生成するノイズ監視回路(5)を備えることが好ましい。ここで、前記ノイズ監視回路(5)は、前記出力ノード(N1)に加わるノイズに応答して、ノイズ検出信号を生成するノイズ検出回路(6)(6)と、前記ノイズ検出信号に応答して、前記帰還遮断命令を生成し、前記帰還遮断命令を保持する保持回路(7)とを具備することが好ましい。そして、前記帰還遮断回路(4)は、前記保持回路(7)に保持される前記帰還遮断命令に基づいて、前記帰還増幅回路(2)の帰還入力端(N3)に対する前記帰還信号の供給を禁止する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、本発明によれば、伝送路にノイズが入った場合でも正常に通信ができる通信装置を提供することが可能となる。
また、本発明によれば、伝送路の負荷条件が変化しても、出力側が発する放射ノイズを抑制することができる通信装置を提供することが可能となる。
また、本発明によれば、出力波形のスルーレート制御を、帰還ループを使用して生成することができ、かつ、外部から伝送路にノイズが加わった場合であっても、正常な通信を維持することが可能な通信装置を提供することができる。
[第1実施形態]
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図2は、本発明の第1実施形態の出力バッファ回路1の構成を例示するブロック図である。本実施形態においては、出力バッファ回路1の出力回路が、オープンドレイン(オープンコレクタ)である場合を例示する。図本実施形態の出力バッファ回路1は、負帰還増幅回路2と、出力回路3と、帰還遮断回路4と、ノイズ監視回路5と、スルーレート制御回路11と、外部信号出力端12とを備えている。出力バッファ回路1は、外部信号出力端12を介して、外部電源14に接続された負荷13に、外部出力信号を供給している。
スルーレート制御回路11は、外部信号出力端12に供給される外部出力信号と同じ信号を受け、その外部出力信号に応答して、帰還(フィードバック)信号を出力する。スルーレート制御回路11が出力する帰還信号は、帰還入力ノードN3を介して負帰還増幅回路2に供給される。スルーレート制御回路11は、負帰還増幅回路2が反転増幅動作を行なう場合に、外部出力信号のレベル変化を緩和させている。このスルーレート制御回路11の作用によって、出力バッファ回路1自体が発生する放射ノイズの影響が抑制されている。
負帰還増幅回路2は、送信信号TXDを受ける第1入力端子と、帰還信号を受ける第2入力端子と、内部信号を出力する出力端子とを備えている。出力回路3は、NチャネルMOSトランジスタで構成されている。出力回路3は、負帰還増幅回路2から出力される内部信号を受けるゲート電極と、接地線に接続されるソース電極と、出力ノードN1を介して外部信号出力端12に接続されるドレイン電極とを備えている。
帰還遮断回路4は、帰還遮断命令に応答して、負帰還増幅回路2に供給される帰還信号を遮断する。帰還遮断回路4の入力端は、ノイズ監視回路5に接続され、出力端は帰還入力ノードN3を介して負帰還増幅回路2の第2入力端子に接続されている。
ノイズ監視回路5は、外部出力信号にノイズが加わっているか否かを監視する。ノイズ監視回路5は、そのノイズの発生を検知したときに、上述の帰還遮断命令を帰還遮断回路4に供給する。そのノイズ監視回路5は、ノイズ検出回路6と、保持回路7とを備えている。
ノイズ検出回路6は、出力回路3の出力端に接続され、その出力端に加わるノイズを検出する。ノイズ検出回路6は、ノイズを検出したときに、ノイズ検出信号を、保持回路7に供給する。保持回路7は、そのノイズ検出信号を、予め設定された期間保持する。保持回路7は、その期間継続してノイズ検出信号を受け取ったときに、帰還遮断命令を出力する。
その保持回路7は、フィルタ部8と信号保持部9とを備えている。
フィルタ部8は、出力回路3の出力端のノイズに応答して生成されるそのノイズ検出信号を、予め定められた期間だめフィルタリングする。信号保持部9は、出力端のノイズが減少するまで、帰還遮断命令を保持する。
図3は、本実施形態の出力バッファ回路1の詳細な構成を例示する回路図である。図3に示されているように、帰還遮断回路4は、NチャネルMOSトランジスタ10を含んでいる。NチャネルMOSトランジスタ10は、帰還遮断命令に応答して活性化する。NチャネルMOSトランジスタ10が活性化したときに、帰還入力ノードN3は接地線に接続される。帰還入力ノードN3が接地線に接続されることによって、負帰還増幅回路2に対する帰還信号の供給が禁止される。
ノイズ検出回路6は、キャパシタ15と、第1抵抗16と、NチャネルMOSトランジスタ17と、第2抵抗18とを含んでいる。また、本実施形態において、ノイズ検出回路6には、第1インバータ19から出力される反転送信信号が供給されている。キャパシタ15の第1端は、第1抵抗16を介して接地線に接続され、第2端は、出力回路3の出力端に接続されている。NチャネルMOSトランジスタ17のゲート電極は、内部ノードN4を介して、キャパシタ15の第1端に接続されている。NチャネルMOSトランジスタ17のソース電極は、設置線に接続され、ドレイン電極は、第2抵抗18を介して電源線に接続されている。図3に示されているように、NチャネルMOSトランジスタ17は、内部ノードN4を介して供給される信号に応じて、ノイズ検出信号を生成する。
また、保持回路7は、第1ノイズフィルタ21と、第2ノイズフィルタ22と、第3ノイズフィルタ23と、第1遅延回路24と、第2遅延回路25とを含んでいる。本実施形態において、保持回路7は、3段で構成されたフィルタ(フリップフロップ)を備えている。保持回路7のフィルタの段数は、ノイズ監視回路5の監視対象となるノイズパルスの数に応じて変更可能である。第1遅延回路24と第2遅延回路25は、ノイズ検出信号を所定の時間だけ遅延させる。
本実施形態においては、第1ノイズフィルタ21には、ノイズ検出信号が、反転されること無く供給される。第2ノイズフィルタ22には、第1遅延回路24で反転されたノイズ検出信号が供給される。第3ノイズフィルタ23には、第1遅延回路24で反転された後、第2遅延回路25でさらに反転されたノイズ検出信号が供給される。
図4は、本実施形態の出力バッファ回路1の動作を例示するタイミングチャートである。図4は、時刻t1から時刻t4までの期間において、ノイズの発生が無く、時刻t5にノイズが発生したときの出力バッファ回路1の動作を例示している。
送信信号波形は、負帰還増幅回路2の第1入力端に供給される信号の、時間経過に対する電圧レベルの変化を例示している。出力ノード信号波形は、出力回路3の出力端(N1)の時間経過に対する電圧レベルの変化を例示している。ノイズ検出信号は、ノイズ検出回路6のNチャネルMOSトランジスタ17の出力端の時間経過に対する電圧レベルの変化を例示している。第1フィルタ出力は、第1ノイズフィルタ21の出力端の時間経過に対する電圧レベルの変化を例示している。第2フィルタ出力は、第2ノイズフィルタ22の出力端の時間経過に対する電圧レベルの変化を例示している。第3フィルタ出力は、第3ノイズフィルタ23の出力端の時間経過に対する電圧レベルの変化を例示している。
図4を参照すると、時刻t4において、送信信号TXDがLowレベルからHighレベル遷移する。その後、時刻t5において出力ノードN1のノイズが加わると、そのノイズに応答して、ノイズ検出信号が出力される。第1ノイズフィルタ21は、時刻t5において、そのノイズ検出信号に応じてHighレベルの信号を出力する。
時刻t6において、ノイズ検出回路6からは、継続してノイズ検出信号が出力されている。このとき、第2ノイズフィルタ22は、第1ノイズフィルタ21の出力と、第1遅延回路24の出力とに基づいて、Highレベルの信号を出力する。時刻t7において、ノイズ検出回路6からは、継続してノイズ検出信号が出力されている。このとき、第3ノイズフィルタ23は、第2ノイズフィルタ22の出力と、第2遅延回路25の出力とに基づいて、Highレベルの信号を出力する。ノイズ監視回路5は、第3ノイズフィルタ23の出力がHighレベルになったことに応じて、そのHighレベルの信号を帰還遮断命令として出力する。
保持回路7が、帰還遮断命令としてHighレベルを出力すると、そのHighレベルの信号は、帰還遮断回路4のNチャネルMOSトランジスタ10のゲート電極に印加される。NチャネルMOSトランジスタ10は、そのHighレベルの信号に応答して、帰還入力ノードN3と接地線とを接続する。
帰還入力ノードN3が接地線に接続されることで、負帰還増幅回路2の反転入力端子は、グランドレベルとなる。そのため、反転入力端子がグランドレベルのとき、負帰還増幅回路2は、帰還信号のレベルに依存することなく、送信信号TXDと同位相の内部信号を出力する。内部信号としてHighレベルが供給されると、出力回路3は非活性化する。このとき、出力ノードN1はHighレベルを保持する。その後、時刻t8で、送信信号TXDがHighレベルからLowレベルに遷移したことによって、保持回路7に保持されている値がリセットされる。
本実施形態において、出力回路3によって、NチャネルMOSトランジスタによるワイヤードORが構成されている。本実施形態の出力バッファ回路1では、外部出力信号がLowレベルのとき、出力回路3のNチャネルMOSトランジスタが活性化していることになる。このとき、出力ノードN1のインピーダンスが低くなり、外部から加わるノイズが、負帰還増幅回路2に与える影響が小さくなる。
外部出力信号がHighレベルのとき、出力回路3のNチャネルMOSトランジスタは、非活性化する。このとき、出力ノードN1には終端となる抵抗のみが接続された状態となり、インピーダンスが高くなる。そのため、外部から加わるノイズが負帰還増幅回路2に与える影響が、大きくなる。
本実施形態の出力バッファ回路1は、ノイズが重畳されていないときは、帰還ループによって、低放射ノイズの出力バッファ回路として機能する。出力バッファ回路1は、外部から加わるノイズの影響を、負帰還増幅回路2が受けやすい期間に、伝送路にノイズが重畳されたとき、そのノイズを検出し、負帰還増幅回路2の帰還動作を制御している。これによって、ノイズが重畳しやすい環境で使用された場合であっても、適切な信号の送受信を行うことが可能である。
[比較例]
以下に、本願発明の理解を容易にするための比較例について説明する。図5は、負帰還増幅回路2から出力される内部信号の波形を、例示的に示す波形図である。図5の(a)は、本実施形態の帰還遮断回路4とノイズ監視回路5とを備える出力バッファ回路1の内部信号の波形を例示している。図5の(b)は、本実施形態の帰還遮断回路4とノイズ監視回路5とを備えていない出力バッファ回路1の内部信号の波形を例示している。
図5の(a)に示されているように、本実施形態の負帰還増幅回路2の出力は、ノイズに依存することなく、送信信号TXDがHighレベルの期間は、Highレベルを維持する。図5の(b)に示されているように、帰還遮断回路4とノイズ監視回路5とを備えていない出力バッファ回路1においては、負帰還増幅回路2が誤動作し、送信信号TXDがHighレベルであっても、内部信号がLowレベルになってしまうことがある。
[第2実施形態]
以下に、本発明の出力バッファ回路1の第2実施形態について説明を行う。図6は、第2実施形態の出力バッファ回路1の構成を例示する回路図である。第2実施形態の出力バッファ回路1は、第1インバータ19を設けることなく構成されている。上述の第1実施形態において、第1インバータ19は、ノイズ検出回路6のノイズ検出信号をリセットする機能を果たしている。
第2実施形態において、出力バッファ回路1は、ノイズが重畳されている時間は、連続的にノイズ検出信号の出力を継続する。送信信号TXDがLowレベルの期間のノイズ検出信号のリセットを行う必要が無い環境においては、第2実施形態の出力バッファ回路1の構成を適用することで、回路面積の削減を行うことが可能となる。
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
図1は、従来の通信ドライバ回路の構成を示す回路図である。 図2は、第1実施形態の出力バッファ回路の構成を例示するブロック図である。 図3は、出力バッファ回路の詳細な構成を例示する回路図である。 図4は、出力バッファ回路の動作を例示するタイミングチャートである。 図5は、負帰還増幅回路からの内部信号の波形を例示する波形図である。 図6は、第2実施形態の出力バッファ回路の構成を例示する回路図である。
符号の説明
1…出力バッファ回路
2…負帰還増幅回路
3…出力回路
4…帰還遮断回路
5…ノイズ監視回路
6…ノイズ検出回路
7…保持回路
8…フィルタ部
9…信号保持部
10…NチャネルMOSトランジスタ
11…スルーレート制御回路
12…外部信号出力端
13…負荷
14…外部電源
15…キャパシタ
16…第1抵抗
17…NチャネルMOSトランジスタ
18…第2抵抗
19…第1インバータ
21…第1ノイズフィルタ
22…第2ノイズフィルタ
23…第3ノイズフィルタ
24…第1遅延回路
25…第2遅延回路
N1…出力ノード
N2…信号入力ノード
N3…帰還入力ノード
N4…内部ノード
TXD…送信信号

Claims (10)

  1. 帰還増幅回路と、
    前記帰還増幅回路から供給される内部信号に応答して出力ノードに外部出力信号を供給する出力回路と、
    前記帰還増幅回路に対する帰還信号の供給を禁止する帰還遮断回路と、
    を具備し、
    前記帰還増幅回路は、
    入力端に入力される送信信号と前記外部出力信号を帰還した帰還信号とに基づいて、前記内部信号の波形を制御し、
    前記帰還遮断回路は、
    前記出力ノードのノイズに基づいて生成される帰還遮断命令に応答して、前記帰還増幅回路への前記帰還信号の供給を禁止する
    出力バッファ回路。
  2. 請求項1に記載の出力バッファ回路において、さらに、
    前記帰還遮断命令を生成するノイズ監視回路を備え、
    前記ノイズ監視回路は、
    前記出力ノードに加わるノイズに応答して、ノイズ検出信号を生成するノイズ検出回路と、
    前記ノイズ検出信号に応答して、前記帰還遮断命令を生成し、前記帰還遮断命令を保持する保持回路と
    を具備し、
    前記帰還遮断回路は、
    前記保持回路に保持される前記帰還遮断命令に基づいて、前記帰還増幅回路の帰還入力端に対する前記帰還信号の供給を禁止する
    出力バッファ回路。
  3. 請求項2に記載の出力バッファ回路において、さらに、
    前記帰還入力端と前記出力ノードとの間に設けられ、前記外部出力信号に基づいて、スルーレートを制御して前記帰還信号を生成するスルーレート制御部を備え、
    前記帰還遮断回路は、
    前記帰還遮断命令に応じて前記スルーレート制御部と接地線とを接続する
    出力バッファ回路。
  4. 請求項3に記載の出力バッファ回路において、
    前記ノイズ検出回路は、
    前記ノイズが前記帰還増幅回路の内部信号の波長に影響を及ぼす期間に、前記ノイズ検出信号を生成し、
    前記保持回路は、
    前記ノイズ検出信号が出力されている期間に継続して前記帰還遮断命令を保持する
    出力バッファ回路。
  5. 請求項4に記載の出力バッファ回路において、
    前記ノイズ検出回路は、
    前記外部出力信号の電圧レベルと、前記ノイズによる前記出力ノードの電圧レベルの変動とに応じて前記ノイズ検出信号を生成し、
    前記保持回路は、
    前記外部出力信号の電圧レベルと、前記ノイズ検出信号とに基づいて、前記帰還遮断命令を保持する
    出力バッファ回路。
  6. (a)帰還増幅回路から供給される内部信号に応答して出力ノードに外部出力信号を供給するステップと、
    (b)前記外部出力信号に基づいて帰還信号を生成し、前記帰還信号を前記帰還増幅回路に供給するステップと、
    (c)前記帰還増幅回路への帰還信号の供給を禁止するステップと、
    を具備し、
    前記(a)ステップは、
    入力端に入力される送信信号と前記外部出力信号を帰還した帰還信号とに基づいて、前記内部信号の波形を制御するステップを含み、
    前記(c)ステップは、
    前記出力ノードのノイズに基づいて生成される帰還遮断命令に応答して、前記帰還信号の供給を禁止するステップを含む
    出力バッファ回路の動作方法。
  7. 請求項6に記載の出力バッファ回路の動作方法において、
    前記(c)ステップは、
    前記出力ノードに加わるノイズに応答して、ノイズ検出信号を生成するステップと、
    前記ノイズ検出信号に応答して、前記帰還遮断命令を生成するステップと、
    前記帰還遮断命令を一定期間保持するステップと、
    前記保持回路に保持される前記帰還遮断命令に基づいて、前記帰還入力端に対する前記帰還信号の供給を禁止するステップと
    を含む
    出力バッファ回路の動作方法。
  8. 請求項7に記載の出力バッファ回路の動作方法において、
    前記(b)ステップは、
    前記外部出力信号をスルーレート制御部に供給するステップと、
    前記スルーレート制御部によってスルーレートが制御された前記外部出力信号を、前記帰還信号として出力するステップとを含み、
    前記(c)ステップは、
    前記帰還遮断命令に応じて前記スルーレート制御部と接地線とを接続するステップを含む
    出力バッファ回路の動作方法。
  9. 請求項8に記載の出力バッファ回路の動作方法において、
    前記(c)ステップは、
    前記ノイズが前記帰還増幅回路の内部信号の波長に影響を及ぼす期間に、前記ノイズ検出信号を生成するステップと、
    前記ノイズ検出信号が出力されている期間に継続して前記帰還遮断命令を保持するステップと
    を含む
    出力バッファ回路の動作方法。
  10. 請求項9に記載の出力バッファ回路の動作方法において、
    前記(c)ステップは、
    前記外部出力信号の電圧レベルと、前記ノイズによる前記出力ノードの電圧レベルの変動とに応じて前記ノイズ検出信号を生成するステップと、
    前記外部出力信号の電圧レベルと、前記ノイズ検出信号とに基づいて、前記帰還遮断命令を保持するステップと
    を含む
    出力バッファ回路の動作方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114793A (ja) * 2010-11-26 2012-06-14 Denso Corp 通信ドライバ回路
WO2012132215A1 (ja) * 2011-03-31 2012-10-04 ルネサスエレクトロニクス株式会社 シリアル通信装置
CN103905031A (zh) * 2013-12-27 2014-07-02 哈尔滨安天科技股份有限公司 一种rs-485总线通信硬件阻断电路
CN106445717A (zh) * 2016-09-20 2017-02-22 四川长虹电器股份有限公司 提高单片机通讯容错率的系统及其方法
JP2017158010A (ja) * 2016-03-01 2017-09-07 株式会社デンソー 信号出力回路
US11277134B2 (en) 2020-01-21 2022-03-15 Kloxia Corporation Semiconductor memory device
US12034443B2 (en) 2020-01-21 2024-07-09 Kioxia Corporation Memory device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114793A (ja) * 2010-11-26 2012-06-14 Denso Corp 通信ドライバ回路
WO2012132215A1 (ja) * 2011-03-31 2012-10-04 ルネサスエレクトロニクス株式会社 シリアル通信装置
JP5466789B2 (ja) * 2011-03-31 2014-04-09 ルネサスエレクトロニクス株式会社 シリアル通信装置
US8873648B2 (en) 2011-03-31 2014-10-28 Renesas Electronics Corporation Serial communication apparatus
US9191249B2 (en) 2011-03-31 2015-11-17 Renesas Electronics Corporation Serial communication apparatus
CN103905031A (zh) * 2013-12-27 2014-07-02 哈尔滨安天科技股份有限公司 一种rs-485总线通信硬件阻断电路
JP2017158010A (ja) * 2016-03-01 2017-09-07 株式会社デンソー 信号出力回路
CN106445717A (zh) * 2016-09-20 2017-02-22 四川长虹电器股份有限公司 提高单片机通讯容错率的系统及其方法
US11277134B2 (en) 2020-01-21 2022-03-15 Kloxia Corporation Semiconductor memory device
US11637555B2 (en) 2020-01-21 2023-04-25 Kioxia Corporation Semiconductor memory device
US12034443B2 (en) 2020-01-21 2024-07-09 Kioxia Corporation Memory device

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