JP5369703B2

JP5369703B2 - レギュレータ用半導体集積回路

Info

Publication number: JP5369703B2
Application number: JP2009012638A
Authority: JP
Inventors: 慎一朗牧; 陽一高野
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2009-01-23
Filing date: 2009-01-23
Publication date: 2013-12-18
Anticipated expiration: 2029-01-23
Also published as: JP2010170363A

Description

本発明は、直流電源装置さらには直流電圧を変換する電圧レギュレータにおけるラッシュ電流の低減技術に関し、例えばシリーズレギュレータを構成する半導体集積回路（レギュレータ用ＩＣ）に利用して有効な技術に関する。

直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。かかるレギュレータを構成するレギュレータ用ＩＣの出力端子には、負荷の変動にかかわらず出力電圧を一定にするため、比較的容量値の大きなコンデンサが接続されている。

そのため、レギュレータの起動時には、放電状態にあるこのコンデンサを一気に充電しようとして比較的大きな電流（いわゆるラッシュ電流）が流れることが知られている。レギュレータの起動時のラッシュ電流を低減するための発明としては、例えば特許文献１や特許文献２に記載されている発明がある。

特開２００５−０４５６４７号公報特開２００７−１７９３４５号公報

レギュレータにおいては、負荷側において短絡等の事故が発生した場合にも所定値以上大きな出力電流が流れないように制限するため、図４に示すように、電圧制御用トランジスタのゲート端子に接続されたリミッタ回路１３などの過電流保護回路を設けることが多い。しかし、リミッタ回路は定常状態で有効に働く機能であり、起動直後のような状態ではリミッタが有効に機能しない。本発明者らが詳しく調べたところ、ラッシュ電流の大きさは出力側の容量値や過電流保護回路の電流制限値により変化し、出力側の容量値が大きいとリミッタによる制限電流の２倍近いラッシュ電流が流れるおそれがあるという問題があることが分かった。

本発明者は、外部からチップをオン、オフ制御するためのチップイネーブル端子ＣＥを有する図４のようなレギュレータＩＣにおいては、ＣＥ端子を立ち上げることによってレギュレータの起動が行なわれるので、このＣＥ端子に外付けの時定数回路を接続してＣＰＵなどから供給されるＣＥ信号の立ち上がりを緩やかにすることで、ラッシュ電流を低減できるのではないかと考え、シミュレーションを行なった。その結果、図５に示すように、ある程度はラッシュ電流を抑えることはできるものの、時定数回路のみではラッシュ電流を完全に抑えることはできないことが明らかとなった。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、外部から回路をオン、オフ制御するための制御端子を有するシリーズレギュレータのような直流電源装置を構成する半導体集積回路において、制御信号による起動直後に出力端子に向かってラッシュ電流が流れるのを防止できるようにすることにある。

上記目的を達成するため、本発明は、直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する誤差アンプを含む制御回路と、前記誤差アンプに入力される参照電圧を生成する定電圧回路と、外部より前記制御回路のオン、オフを指示する制御信号が入力される外部制御端子とを備えたレギュレータ用半導体集積回路において、前記外部制御端子と前記誤差アンプの入力端子の間に接続され、前記外部制御端子の電圧と前記定電圧回路で生成された定電圧を受けて、前記誤差アンプに入力される電圧を該誤差アンプの出力電圧の変化が緩やかになるように制御してラッシュ電流を抑制するラッシュ電流防止回路を設けるようにしたものである。

上記のような構成を有するレギュレータ用半導体集積回路によれば、制御信号による起動時に電圧制御用素子が急速に低抵抗の状態になるのが回避され、それによって出力端子に向かってラッシュ電流が流れるのを防止できるようになる。

また、望ましくは、前記ラッシュ電流防止回路は、前記外部制御端子の電圧変化を緩やかにする時定数回路と、該時定数回路の出力によって制御され前記定電圧回路で生成された定電圧を前記誤差アンプの入力端子へ伝達する電圧伝達手段とにより構成する。これにより、素子数の少ない比較的簡単な回路でラッシュ電流防止回路を構成することができる。

ここで、前記電圧伝達手段は電界効果トランジスタからなり、該トランジスタのゲート端子に前記時定数回路の出力が印加されるように構成するとよい。また、前記時定数回路は、電源電圧端子と接地電位端子との間に直列に接続された第１トランジスタおよび抵抗素子を有し、前記第１トランジスタの制御端子が前記外部制御端子に接続されるように構成するとよい。

さらに、望ましくは、前記第１トランジスタおよび前記抵抗素子はデプレッション型の電界効果トランジスタからなり、前記第１トランジスタのゲート端子が前記外部制御端子に接続されドレイン端子が前記電源電圧端子に接続され、前記抵抗素子としての電界効果トランジスタのゲート端子は前記接地電位端子に接続されるように構成する。これにより、ラッシュ電流抑制特性の優れたレギュレータを実現することができる。

また、前記外部制御端子の外部には、ディスクリートの抵抗素子と容量素子とからなる時定数回路を接続し、該時定数回路を介して前記制御信号が前記外部制御端子に入力されるように構成する。これにより、ラッシュ電流抑制特性をさらに向上させることができる。

以上説明したように、本発明に従うと、外部から回路をオン、オフ制御するための制御端子を有するシリーズレギュレータのような直流電源装置を構成する半導体集積回路において、制御信号による起動直後に出力端子に向かってラッシュ電流が流れるのを防止できるようになるという効果がある。

本発明を適用したシリーズレギュレータＩＣの一実施形態を示す回路構成図である。図１のレギュレータの各部の電圧の変化を示すタイミングチャートである。図１のレギュレータの変形例を示す回路構成図である。従来のシリーズレギュレータＩＣの一例を示す回路構成図である。図４のレギュレータの各部の電圧の変化を示すタイミングチャートである。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用したシリーズレギュレータの一実施形態を示す。なお、図において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（ＩＣ）１０として形成される。

本実施形態のレギュレータＩＣ１０おいては、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャネルＭＯＳＦＥＴ（電界効果トランジスタ）からなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。このブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧が、上記電圧制御用のトランジスタＱ１のゲート端子を制御する誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１はフィードバック電圧と参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧が所望の電位になるように制御する。

また、本実施形態のレギュレータＩＣ１０には、参照電圧Ｖｒｅｆを発生するためのツェナーダイオードＤｚと、該ツェナーダイオードＤｚおよび上記誤差アンプ１１にバイアス電流を流すバイアス回路１２、上記電圧制御用トランジスタＱ１のゲート端子に接続され出力電流を制限するためのリミッタ回路１３が設けられている。リミッタ回路１３は、負荷の短絡などで出力電流が増加して出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにゲート電圧を下げようとしたときに、一定以上ゲート電圧が下がらないようにクランプをかけることで出力電流を制限する。

さらに、本実施形態のレギュレータＩＣ１０には、外部からチップをオン、オフ制御するための制御信号ＥＮが入力されるチップイネーブル端子ＣＥと、該端子へ入力される制御信号ＥＮに応じて前記誤差アンプ１１の反転入力端子に印加する参照電圧Ｖｒｅｆの立ち上がりを遅らせてラッシュ電流を防止するラッシュ電流防止回路１４が設けられている。

上記バイアス回路１２は、チップイネーブル端子ＣＥに入力される信号によってオン、オフされるように構成されている。また、チップイネーブル端子ＣＥには、図示しないＣＰＵなどから供給される制御信号ＥＮの立ち上がりを緩やかにするため、外付けのディスクリート部品からなる抵抗Ｒ０と容量Ｃ０とにより構成された時定数回路が接続されている。

上記ラッシュ電流防止回路１４は、電圧入力端子ＩＮとグランド端子ＧＮＤとの間に直列に接続されたデプレッション型のＭＯＳＦＥＴＱ２，Ｑ３と、Ｑ２とＱ３の接続ノードＮ１にゲート端子が接続されドレイン端子がツェナーダイオードＤｚのカソード端子に接続されたＮチャネルＭＯＳＦＥＴＱ４とを備えており、該ＭＯＳＦＥＴＱ４のソース電圧が上記誤差アンプ１１の反転入力端子に参照電圧Ｖｒｅｆとして印加されている。Ｑ２，Ｑ３以外のトランジスタ（Ｑ１，Ｑ４および内部回路を構成するトランジスタ）はエンハンスメント型のＭＯＳＦＥＴである。

なお、これらのＭＯＳＦＥＴＱ２，Ｑ３，Ｑ４は、すべてその基体（バックゲート）に接地電位が印加され、基板効果によってしきい値電圧が変化してオン抵抗がソース電位の変位で変動しないようにしてある。また、Ｑ２はそのゲート端子がチップイネーブル端子ＣＥに接続され、Ｑ３はそのゲート端子がグランド端子ＧＮＤに接続されて常時オン状態にされ、Ｑ２，Ｑ３のオン抵抗の比で電源電圧ＶＤＤを分圧した電位がノードＮ１に現われる。

ラッシュ電流防止回路１４のＭＯＳＦＥＴＱ２は、デプレッション型でありそのドレイン端子に電源電圧ＶＤＤが印加されているため、ソース端子が接地電位であればゲート端子に接地電位が印加されている状態でもオンするが、Ｑ２がオンするとノードＮ１の電位が上昇してゲート端子が相対的に負電位になるので、速やかにオフ状態になる。そのため、チップイネーブル端子ＣＥにロウレベルの信号が入力されている待機状態では、ＭＯＳＦＥＴＱ２がオフ状態、Ｑ３がオン状態となり、ノードＮ１は接地電位に近い電位となってＱ４はオフされる。

チップイネーブル端子ＣＥに入力される制御信号ＥＮがロウレベルからハイレベル（ＶＤＤ）に変化すると、時定数回（Ｒ０，Ｃ０）の作用によってＣＥ端子の電位は、図２（Ａ）のように緩やかに立ち上がり、少し遅れてバイアス回路１２から電流が流されることでツェナーダイオードＤｚの逆方向電圧（ツェナー電圧）が立ち上がる（図２(Ｂ)参照）とともに、Ｑ２がオン状態に変化してノードＮ１の電位が上昇する。このときのノードＮ１の電位は、Ｑ２とＱ３のオン抵抗の比で電源電圧ＶＤＤを分圧した値でありＶＤＤよりも低いため、Ｑ２はオン状態を維持する。

また、ノードＮ１にはＭＯＳＦＥＴＱ４のゲート容量を含む寄生容量が接続されているため、ノードＮ１の電位は徐々に上昇する。そして、Ｑ４のしきい値電圧を越えるとＱ４がオンし、そのオン抵抗がノードＮ１の電位の上昇に応じて徐々に減少することによって、ノードＮ２に生じているツェナー電圧がＱ４を介して誤差アンプ１１の反転入力端子へ参照電圧Ｖｒｅｆとして伝達され、アンプの入力電位がゆっくりと上昇するようになる（図２(Ｃ)参照）。

このように、起動時にチップイネーブル端子ＣＥの入力制御信号ＥＮが急速にハイレベルへ変化したとしても、誤差アンプ１１の反転入力端子の入力電位がゆっくりと上昇することで、電圧制御用トランジスタＱ１のゲート電圧がゆっくりと下げられてオン抵抗が徐々に小さくされる。その結果、起動時に出力端子へ向かって流れるラッシュ電流を抑制される。

しかも、この実施形態においては、チップイネーブル端子ＣＥに外付けのＲＣからなる時定数回路が接続されているため、チップイネーブル端子ＣＥの電位変化そのものが遅くされることによって、誤差アンプ１１の反転入力端子に印加される参照電圧Ｖｒｅｆの立ち上がりがさらに緩やかにされることによって、ラッシュ電流が防止される。本発明者らがシミュレーションを行なった結果、図４のレギュレータでは２００ｍＡを超えるラッシュ電流が流れていたものが、本実施形態のレギュレータでは、１／５以下の４０ｍＡ程度までラッシュ電流が減少することが分かった。

図３には、上記実施形態のレギュレータの変形例が示されている。

この変形例のレギュレータは、図１の実施形態におけるＭＯＳＦＥＴＱ２の代わりにエンハンスメント型のＮチャネルＭＯＳＦＥＴを用いるとともに、ＭＯＳＦＥＴＱ３を抵抗Ｒ３に置き換えたものである。この変形例のように構成したレギュレータにおいても、図１のレギュレータと同様に、起動時に誤差アンプ１１に入力される参照電圧Ｖｒｅｆの立ち上がりを緩やかにして、ラッシュ電流を抑制することができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、図１の回路において、ＭＯＳＦＥＴＱ４を省略してノードＮ１とＮ２とを直接接続しその結合ノードと接地点との間に容量を接続してＶｒｅｆの立ち上がりを緩やかにする構成も可能である。ただし、その場合には、チップサイズの低減の観点から容量素子として外付けのコンデンサを使用するのがよく、コンデンサを接続するための専用の外部端子を設けるようにしてもよい。前述の実施形態によれば、このような専用の外部端子を追加することなくラッシュ電流を抑制することができるという利点がある。

さらに、前記実施形態においては、電圧制御用トランジスタＱ１としてＭＯＳＦＥＴを使用したものを示したが、ＭＯＳＦＥＴの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、前記実施形態においては、電圧制御用トランジスタＱ１としてオンチップの素子を使用した場合を示したが、このトランジスタには比較的大きな電流が流されるので、外付けの素子として接続するように構成しても良い。

また、前記実施例においては、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２をチップ内部に設けているが、外付け抵抗を設けてチップ外部で分圧された電圧を外部端子から誤差アンプ１１へ入力させるように構成することも可能である。

さらに、前記実施形態では、チップイネーブル端子ＣＥを有するレギュレータＩＣに適用した例を説明したが、チップイネーブル端子ＣＥを持たないレギュレータＩＣにおいては、入力直流電圧ＶＤＤの立ち上がりを検出する電源立上り検出回路および図１や図３のラッシュ電流防止回路１４を設けて、誤差アンプ１１に入力される参照電圧Ｖｒｅｆの立ち上がりを緩やかにして、ラッシュ電流を抑制するように構成しても良い。

以上の説明では、本発明をシリーズレギュレータに適用した例を説明したが、本発明にそれに限定されるものではなく、例えばリチウムイオン電池等の蓄電池の充電を行なう充電装置のようなレギュレータに利用することができる。

１０レギュレータＩＣ
１１誤差アンプ
１２バイアス回路
１３リミッタ回路
１４ラッシュ電流防止回路
Ｑ１電圧制御用トランジスタ

Claims

直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する誤差アンプを含む制御回路と、前記誤差アンプに入力される参照電圧を生成する定電圧回路と、外部より前記制御回路のオン、オフを指示する制御信号が入力される外部制御端子と、前記外部制御端子と前記誤差アンプの入力端子の間に接続され、前記外部制御端子の電圧と前記定電圧回路で生成された定電圧を受けて、前記誤差アンプに入力される電圧を該誤差アンプの出力電圧の変化が緩やかになるように制御してラッシュ電流を抑制するラッシュ電流防止回路と、を備えたレギュレータ用半導体集積回路であって、
前記ラッシュ電流防止回路は、前記外部制御端子の電圧変化を緩やかにする時定数回路と、該時定数回路の出力によって制御され前記定電圧回路で生成された定電圧を前記誤差アンプの入力端子へ伝達する電圧伝達手段とにより構成され、
前記電圧伝達手段は電界効果トランジスタからなり、該トランジスタのゲート端子に前記時定数回路の出力が印加され、
前記時定数回路は、電源電圧端子と接地電位端子との間に直列に接続された第１トランジスタおよび抵抗素子を有し、前記第１トランジスタの制御端子が前記外部制御端子に接続されていることを特徴とするレギュレータ用半導体集積回路。
前記第１トランジスタおよび前記抵抗素子はデプレッション型の電界効果トランジスタからなり、前記第１トランジスタのゲート端子が前記外部制御端子に接続されドレイン端子が前記電源電圧端子に接続され、前記抵抗素子としての電界効果トランジスタのゲート端子は前記接地電位端子に接続されていることを特徴とする請求項１に記載のレギュレータ用半導体集積回路。
前記外部制御端子の外部には、ディスクリートの抵抗素子と容量素子とからなる時定数回路が接続され、該時定数回路を介して前記制御信号が前記外部制御端子に入力されるように構成されていることを特徴とする請求項１または２に記載のレギュレータ用半導体集積回路。