JP5856513B2

JP5856513B2 - ボルテージレギュレータ

Info

Publication number: JP5856513B2
Application number: JP2012064277A
Authority: JP
Inventors: 清至吉川; 治上原
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2012-03-21
Filing date: 2012-03-21
Publication date: 2016-02-09
Anticipated expiration: 2032-03-21
Also published as: US8872490B2; US20130249510A1; JP2013196497A

Description

本発明は、ボルテージレギュレータの突入電流防止回路に関する。

従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、バイアス回路１０５と、アンプ１０６と、Ｎｃｈデプレッショントランジスタ１２１、１２２、１２４、１２５と、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１２３、１２６、１２７、１２８と、抵抗１０９、１１０と、容量１０８と、インバータ１０７、１３１、１３２と、グラウンド端子１００と、出力端子１０３と、電源端子１０１と、外部端子１０４と、チップイネーブル端子１０２で構成されている。

チップイネーブル端子１０２に入力される制御信号がＬｏからＨｉに変化すると、バイアス回路１０５から電流が流されることで誤差アンプ１０６が動作する。一方、ＮＭＯＳトランジスタ１２３も制御信号がＨｉになることでオン状態になるため、Ｎｃｈデプレッショントランジスタ１２２、ＮＭＯＳトランジスタ１２３、外部端子１０４を介して電流Ｉ１が流され、容量１０８が充電される。外部端子１０４の電圧がある程度高くなるとＮｃｈデプレッショントランジスタ１２５、ＮＭＯＳトランジスタ１２６が動作して基準電圧Ｖｒｅｆを出力する。基準電圧Ｖｒｅｆが立ち上がる前は、アンプ１０６の出力はＨｉでＰＭＯＳトランジスタ１１１はオフ状態にされている。基準電圧Ｖｒｅｆが立ち上がるとアンプ１０６の出力が下がりＰＭＯＳトランジスタ１１１がオン状態にされて、出力端子１０３の電圧Ｖｏｕｔが立ち上がり始める。出力電圧Ｖｏｕｔがある程度高くなると、Ｎｃｈデプレッショントランジスタ１２４からＮｃｈデプレッショントランジスタ１２５、ＮＭＯＳトランジスタ１２６へ電流Ｉ２が流れ始める。そして、抵抗１０９、１１０によって分圧される電圧ＶＦＢも高くなりＮＭＯＳトランジスタ１２７がオン状態にされ、ＮＭＯＳトランジスタ１２３のゲート電圧がグラウンド端子１００の電圧まで下がる。すると、ＮＭＯＳトランジスタ１２３がオフして外部端子１０４へ流れる電流Ｉ１が急速に減少する。

一方、ＮＭＯＳトランジスタ１２４を通して外部端子１０４へ流れる電流Ｉ２は、その後もしばらくの間は容量１０８を充電するのに消費されるため増加するが、容量１０８がフル充電の状態に近づくに従って減少し、容量１０８が完全に充電され出力電圧Ｖｏｕｔが完全に立ち上がると、Ｎｃｈデプレッショントランジスタ１２５、ＮＭＯＳトランジスタ１２６へ流す電流Ｉ３のみとなる。従って、容量１０８を追加しても定常状態時の消費電流が増加しないということになる。

こうして、チップイネーブル端子１０２の制御信号が急速に立ち上がったとしても、出力電圧Ｖｏｕｔは徐々に立ち上がり、出力端子１０３に大きな平滑容量が接続されていたとしても、出力端子１０３へ向かって流れるラッシュ電流が抑制されるようになる（例えば、特許文献１参照）。

特開２０１１−２３９１３０号公報

しかしながら、従来の技術では、出力電圧Ｖｏｕｔが立ち上がった後インバータ１３２が構成するＰＭＯＳトランジスタからＮｃｈデプレッショントランジスタ１２１、ＮＭＯＳトランジスタ１２７を介して電流が流れ続ける。従って、ボルテージレギュレータの消費電流が増加するという課題があった。

本発明は、上記課題に鑑みてなされ、ボルテージレギュレータが起動した後は電流を消費しない突入電流防止回路を備えたボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
基準電圧を生成する定電圧生成回路と、基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御するアンプと、外部より回路をオンオフさせる信号が入力される外部端子と、定電圧生成回路を起動する起動回路と、を備えた、起動回路は、定電流回路と、定電流回路と定電圧生成回路の間に接続された第一のトランジスタと、ドレインが第一のトランジスタのゲートに接続され、ゲートに出力電圧に基づく電圧が入力された第二のトランジスタと、ゲートが第二のトランジスタのドレインに接続され、ソースが第二のトランジスタのソースに接続された第一のデプレッショントランジスタと、ゲートが第二のトランジスタのゲートに接続され、ドレインが第二のトランジスタのドレインに接続された第三のトランジスタと、を備えたボルテージレギュレータ。

本発明の突入電流防止回路を備えたボルテージレギュレータは、出力電圧を徐々に立ち上げラッシュ電流を抑制し、出力電圧が立ち上がった後、インバータやチップイネーブル端子から電流が流れることを防止してボルテージレギュレータの消費電流を低減させることができる。

第一の実施形態のボルテージレギュレータを示す回路図である。第二の実施形態のボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、バイアス回路１０５と、アンプ１０６と、Ｎｃｈデプレッショントランジスタ１２１、１２２、１２４、１２５と、ＰＭＯＳトランジスタ１１１、１２０と、ＮＭＯＳトランジスタ１２３、１２６、１２７、１２８と、抵抗１０９、１１０と、容量１０８と、インバータ１０７、１３１、１３２と、グラウンド端子１００と、出力端子１０３と、電源端子１０１と、外部端子１０４と、チップイネーブル端子１０２で構成されている。インバータ１３２はＮＭＯＳトランジスタ１６２とＰＭＯＳトランジスタ１６１で構成されている。ＮＭＯＳトランジスタ１２３、１２７、１２８と、ＰＭＯＳトランジスタ１２０と、Ｎｃｈデプレッショントランジスタ１２１、１２２で起動回路１７１が構成されている。ＮＭＯＳトランジスタ１２６と、Ｎｃｈデプレッショントランジスタ１２４、１２５で定電圧回路１７２が構成されている。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。ＰＭＯＳトランジスタ１６２は、ゲートはＮＭＯＳトランジスタ１６２のゲートに接続され、ドレインはＮＭＯＳトランジスタ１６２のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１６２のソースはグラウンド端子１００に接続され、ゲートはインバータ１３２の入力、ドレインはインバータ１３２の出力として動作する。インバータ１３１は、入力はチップイネーブル端子１０２に接続され、出力はインバータ１３２の入力に接続される。バイアス回路１０５は、入力はインバータ１３２の出力とＮｃｈデプレッショントランジスタ１２１のドレインとインバータ１０７の入力に接続され、出力はアンプ１０６に接続され、電源は電源端子１０１に接続される。Ｎｃｈデプレッショントランジスタ１２１は、ゲートはＰＭＯＳトランジスタ１２０のドレインに接続され、ソースはＰＭＯＳトランジスタ１２０のソース及びバックゲートに接続される。ＮＭＯＳトランジスタ１２７は、ゲートはＰＭＯＳトランジスタ１２０のゲートと抵抗１０９と抵抗１１０の接続点に接続されドレインはＰＭＯＳトランジスタ１２０のドレインに接続され、ソースはグラウンド端子１００に接続される。抵抗１０９と抵抗１１０の接続点と出力端子１０３の間に抵抗１０９が接続され、抵抗１０９と抵抗１１０の接続点とグラウンド端子１００の間に抵抗１１０が接続される。アンプ１０６は、反転入力端子はＮｃｈデプレッショントランジスタ１２５のゲート及びソースとＮＭＯＳトランジスタ１２６のゲート及びドレインに接続され、非反転入力端子は抵抗１０９と抵抗１１０の接続点に接続され、出力はＰＭＯＳトランジスタ１１１のゲートに接続される。ＰＭＯＳトランジスタ１１１は、ソースは電源端子１０１に接続され、ドレインは出力端子１０３に接続される。Ｎｃｈデプレッショントランジスタ１２２は、ゲート及びソースはＮＭＯＳトランジスタ１２３のドレインに接続され、ドレインは電源端子１０１に接続される。ＮＭＯＳトランジスタ１２３は、ゲートはＰＭＯＳトランジスタ１２０のドレインに接続され、ソースはＮｃｈデプレッショントランジスタ１２５のドレインに接続される。ＮＭＯＳトランジスタ１２８は、ゲートはインバータ１０７の出力に接続され、ドレインはＮＭＯＳトランジスタ１２３のソースに接続され、ソースはグラウンド端子１００に接続される。Ｎｃｈデプレッショントランジスタ１２４は、ゲート及びソースはＮｃｈデプレッショントランジスタ１２５のドレインと外部端子１０４に接続され、ドレインは出力端子１０３に接続される。ＮＭＯＳトランジスタ１２６のソースはグラウンド端子１００に接続される。容量１０８は外部端子１０４とグラウンド端子１００の間に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。チップイネーブル端子１０２に入力される制御信号がＬｏからＨｉに変化すると、インバータ回路１３１はＬｏを出力し、インバータ回路１３２はＨｉを出力してバイアス回路１０５が動作を開始する。アンプ１０６はバイアス回路１０５から電流が流されることで動作する。インバータ１０７はインバータ１３２の出力を受けてＬｏを出力し、ＮＭＯＳトランジスタ１２８をオフさせる。抵抗１０９、１１０によって分圧される電圧をＶＦＢとすると、制御信号がＬｏからＨｉに変化した時ＶＦＢはグラウンド端子１００と同じ電圧にあるためＰＭＯＳトランジスタ１２０をオンさせる。Ｎｃｈデプレッショントランジスタ１２１の閾値をＶｔｎｄ、ＰＭＯＳトランジスタ１２０の閾値をＶｔｐ、Ｎｃｈデプレッショントランジスタ１２１とＰＭＯＳトランジスタ１２０の接続点をノードＡ、ＰＭＯＳトランジスタ１２０のドレインとＮＭＯＳトランジスタ１２３のゲートの接続点をノードＢとする。Ｖｔｎｄと、Ｖｔｐは次の関係を満たすように調整する。ＶＯＵＴが立ち上がった後のＶＦＢ電圧を、ＶＦＢ２とすると
｜Ｖｔｎｄ｜＞｜Ｖｔｐ｜・・・式１
かつ、
｜Ｖｔｎｄ｜＜｜Ｖｔｐ｜＋ＶＦＢ２・・・式２
となる。
ＶＯＵＴが立ち上がる前のＶＦＢ電圧は０ＶなのでノードＡの電圧は、｜Ｖｔｐ｜であり、ＮＭＯＳトランジスタ１２７はオフなので、ノードＢは０Ｖ以上の電圧になる。Ｎｃｈデプレッショントランジスタ１２１のゲート−ソース間電圧Ｖｇｓ１２１の電圧は、ノードＢ電圧とノードＡ電圧の差電圧なので、
Ｖｇｓ１２１＝（ノードＢ電圧）−｜Ｖｔｐ｜・・・式３
である。Ｎｃｈデプレッショントランジスタ１２１がオンできる条件は、
Ｖｇｓ１２１＞−｜Ｖｔｎｄ｜・・・式４
となり、式３を代入すると
｜Ｖｔｎｄ｜＞｜Ｖｔｐ｜−（ノードＢ電圧）・・・式５
となる。ここで、ＶｔｎｄとＶｔｐは、式１のように調整されているため、ノードＢ電圧が０Ｖ以上でればＮｃｈデプレッショントランジスタ１２１がオンできる条件を満たし、Ｎｃｈデプレッショントランジスタ１２１とＰＭＯＳトランジスタ１５１を介して電流が流れ、ノードＢの電圧は上昇する。ノードＢの電圧上昇により、ＮＭＯＳトランジスタ１２３はオンする。

Ｎｃｈデプレッショントランジスタ１２２は電流Ｉ１を流し、ＮＭＯＳトランジスタ１２３、外部端子１０４を介して容量１０８に充電される。外部端子１０４の電圧がある程度高くなるとＮｃｈデプレッショントランジスタ１２５、ＮＭＯＳトランジスタ１２６が動作して基準電圧Ｖｒｅｆを出力する。基準電圧Ｖｒｅｆが立ち上がる前は、アンプ１０６の出力はＨｉでＰＭＯＳトランジスタ１１１はオフ状態にされている。基準電圧Ｖｒｅｆが立ち上がるとアンプ１０６の出力が下がりＰＭＯＳトランジスタ１１１がオン状態にされて、出力端子１０３の電圧Ｖｏｕｔが立ち上がり始める。出力電圧Ｖｏｕｔがある程度高くなると、Ｎｃｈデプレッショントランジスタ１２４から電流Ｉ２が徐々に流れていく。そして、抵抗１０９、１１０によって分圧される電圧ＶＦＢも高くなりＮＭＯＳトランジスタ１２７がオン状態にされ、ＮＭＯＳトランジスタ１２３のゲート電圧がグラウンド端子１００の電圧まで下がる。すると、ＮＭＯＳトランジスタ１２３がオフして外部端子１０４へ流れる電流Ｉ１が急速に減少する。

一方、ＮＭＯＳトランジスタ１２４を通して外部端子１０４へ流れる電流Ｉ２は、その後もしばらくの間は容量１０８を充電するのに消費されるため増加するが、容量１０８がフル充電の状態に近づくに従って減少し、容量１０８が完全に充電され出力電圧Ｖｏｕｔが完全に立ち上がると、Ｎｃｈデプレッショントランジスタ１２５、ＮＭＯＳトランジスタ１２６へ流す電流Ｉ３のみとなる。従って、容量１０８を追加しても定常状態時の消費電流が増加しないということになる。こうして、チップイネーブル端子１０２の制御信号が急速に立ち上がったとしても、出力電圧Ｖｏｕｔは徐々に立ち上がり、出力端子１０３に大きな平滑容量が接続されていたとしても、出力端子１０３へ向かって流れるラッシュ電流が抑制されるようになる。

ＶＯＵＴが立ち上がった後のＶＦＢ電圧は前述のようにＶＦＢ２と記すので、ノードＡの電圧はＶＦＢ２＋｜Ｖｔｐ｜であり、ＮＭＯＳトランジスタ１２７はオンなので、ノードＢの電圧は０Ｖになる。Ｎｃｈデプレッショントランジスタ１２１のゲート−ソース間電圧Ｖｇｓ１２１の電圧は、ノードＢ電圧とノードＡ電圧の差電圧なので、
Ｖｇｓ１２１＝０−（ＶＦＢ２＋｜Ｖｔｐ｜）・・・式６
である。Ｎｃｈデプレッショントランジスタ１２１がオンできる条件は、式４に示すとおりであるが、式６を代入すると、
｜Ｖｔｎｄ｜＞｜Ｖｔｐ｜＋ＶＦＢ２＋０・・・式７
となる。ここで、ＶｔｎｄとＶｔｐは、式２のように調整されているため、Ｎｃｈデプレッショントランジスタ１２１がオンできる条件を満たさず、オフするので電流が流れなくなる。こうして、出力電圧が立ち上がった後インバータ１３２が構成するＰＭＯＳトランジスタ１６１からＮｃｈデプレッショントランジスタ１２１を介して電流が流れることを防止することができる。

ＰＭＯＳトランジスタ１２０はバックゲートとソースを接続することで寄生ダイオード１１５１が発生する。チップイネーブル端子１０２に入力される制御信号がＨｉからＬｏに変化すると、ノードＢの電荷はＰＭＯＳトランジスタ１２０の寄生ダイオード１５１、Ｎｃｈデプレッショントランジスタ１２１、インバータ１３２を構成するＮＭＯＳトランジスタ１６２を介して抜けていく。こうして、ノードＢの電圧は０Ｖとなり、その後制御信号がＬｏからＨｉに変化した場合でも正常に動作させることができる。

なお、チップイネーブル端子１０２にインバータ１３１、１３２が直列に接続されている場合を説明したが、インバータ１３１、１３２がなく外部機器から直接信号が入力される場合でも外部機器から電流が流れることを防ぎ、外部機器の消費電流を低減できる。外部端子１０４へ電流を流すためＮｃｈデプレッショントランジスタ１２２を用いたが、抵抗や他の構成の定電流回路を用いても同様に動作させることができる。また、ＰＭＯＳトランジスタ１２０は、バックゲートをＮｃｈデプレッショントランジスタ１２１のドレインに接続しても同様に寄生ダイオード１１５が発生し、同様に動作させることができる。

以上により、出力電圧Ｖｏｕｔを徐々に立ち上げラッシュ電流を抑制し、出力電圧Ｖｏｕｔが立ち上がった後、インバータ１６１やチップイネーブル端子１０２からＮｃｈデプレッショントランジスタ１２１、ＮＭＯＳトランジスタ１２７を介して電流が流れることを防止することができる。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いはＮｃｈデプレッショントランジスタ１２４を抵抗２２４に変更した点である。抵抗２２４はＮｃｈデプレッショントランジスタ１２５とＮＭＯＳトランジスタ１２６に電流を流すために用いられる。このような構成でも出力電圧Ｖｏｕｔを徐々に立ち上げラッシュ電流を抑制し、出力電圧Ｖｏｕｔが立ち上がった後、インバータ１６１やチップイネーブル端子１０２からＮｃｈデプレッショントランジスタ１２１、ＮＭＯＳトランジスタ１２７を介して電流が流れることを防止することができる。

１００グラウンド端子
１０１電源端子
１０２チップイネーブル端子
１０３出力端子
１０４外部端子
１０５バイアス回路
１０６アンプ
１０７、１３１、１３２インバータ

Claims

基準電圧を生成する定電圧生成回路と、
前記基準電圧と出力トランジスタが出力する出力電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御するアンプと、
外部より回路をオンオフさせる信号が入力される外部端子と、
前記定電圧生成回路を起動する起動回路と、
を備えたボルテージレギュレータであって、
前記起動回路は、
定電流回路と、
前記定電流回路と前記定電圧生成回路の間に接続された第一のトランジスタと、
ドレインが前記第一のトランジスタのゲートに接続され、ゲートに前記出力電圧に基づく電圧が入力された第二のトランジスタと、
ゲートが前記第二のトランジスタのドレインに接続され、ソースが前記第二のトランジスタのソースに接続された第一のデプレッショントランジスタと、
ゲートが前記第二のトランジスタのゲートに接続され、ドレインが前記第二のトランジスタのドレインに接続された第三のトランジスタと、
を備えたことを特徴とするボルテージレギュレータ。
前記第二のトランジスタは、
バックゲートが前記第一のデプレッショントランジスタのドレインまたはソースに接続されたことを特徴とする請求項１に記載のボルテージレギュレータ。
前記定電流回路は、
ゲートとソースが接続された第二のデプレッショントランジスタを備えたことを特徴とする請求項１または２に記載のボルテージレギュレータ。
前記定電圧生成回路は、
ゲートとソースが接続された第三のデプレッショントランジスタと、
ゲートとソースが接続され、ドレインが前記第三のデプレッショントランジスタのソースに接続された第四のデプレッショントランジスタと、
ゲートとドレインが前記第四のデプレッショントランジスタのゲートとソースに接続された第四のトランジスタと、
を備えたことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
前記定電圧生成回路は、
抵抗と、
ゲートとソースが接続され、ドレインが前記抵抗に接続された第四のデプレッショントランジスタと、
ゲートとドレインが前記第四のデプレッショントランジスタのゲートとソースに接続された第四のトランジスタと、
を備えたことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。