JP6251316B2 - 低始動電力及び電圧を用いるｄｃ−ｄｃ変換器 - Google Patents

Description

本発明は、超低始動電力及び電圧を用い、不連続モードで動作するＤＣ−ＤＣ変換器に関する。ＤＣ−ＤＣ変換器は、電圧源である電源に接続した誘導器、誘導器に接続し制御装置によって制御するスイッチ、及び出力電圧を供給するために誘導器及びスイッチの接続ノードに接続したダイオード素子を含む。

本発明は、超低始動電力及び電圧を用いるＤＣ−ＤＣ変換器の作動方法にも関する。

誘導ブーストＤＣ−ＤＣ変換器は、一般に、入力電圧よりも大きい出力電圧を供給するために低電力電子回路内で使用する。しかし、入力電圧が非常に低い場合、入力変圧器を使用しない限り、変換は可能ではないため、ＤＣ−ＤＣ変換器の費用は高く、そのようなＤＣ−ＤＣ変換器の製造を著しく複雑にする。したがって、あらゆる現況技術のＤＣ−ＤＣ変換器では、電圧源からの超低電圧及び電力をベースとして、回路の電子構成要素に電力供給するのに十分な出力電圧を供給するという単純な方法を想定することは可能ではない。

従来のブーストＤＣ−ＤＣ変換器に関して、入力電圧は、一般に、十分な出力電圧を供給するために、０．６Ｖよりも高くなければならない。そのようなＤＣ−ＤＣ変換器は、スイッチとして作用するＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタのドレインに接続した誘導器を含むことができる。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、変換器出力端子と接地端子との間に直列に接続する。誘導器Ｌは、連続電圧源の正端子と、変換器の２つのトランジスタのドレイン端子の接続ノードとの間に配設する。ＮＭＯＳトランジスタのソース端子は、接地端子に接続する一方で、ＰＭＯＳトランジスタのソース端子は、出力電圧を供給する出力端子に接続する。

ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、それぞれのゲート端子を通るそれぞれの制御信号によって交互に動作する。まず、第１の段階において、ＮＭＯＳトランジスタを導電性にして誘導器内の電流を線形に増大させる一方で、第１の段階に続く第２の段階において、ＰＭＯＳトランジスタを導電性にして変換器出力に向かう誘導器内の電流を減少させてゼロ値にし、こうして連続出力電圧を供給する。

従来のＤＣ−ＤＣ変換器は、動作に少なくとも０．６Ｖの供給電圧を必要とする電流源又は比較器又は増幅器等の構成要素を含む。この種の変換器は、変換器の構成要素に直接電力供給するためにも使用できる超低入力電圧では始動、動作できず、このことは欠点である。

「エネルギー・ハーベスタ及びエネルギー処理回路（Ｅｎｅｒｇｙ Ｈａｒｖｅｓｔｅｒｓ ａｎｄ Ｅｎｅｒｇｙ Ｐｒｏｃｅｓｓｉｎｇ Ｃｉｒｃｕｉｔｓ）」と題する論文、Ｙｏｇｅｓｈ Ｒａｍａｄａｓｓ著、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ、２０１３年チュートリアルＴ３、２０１３年２月１７日、ペンシルバニア大学電気電子技術者協会ＩＳＳＣＣをこの点について引用できる。当該論文は、６１から６８頁で、一種の超低電圧冷始動ＤＣ−ＤＣ変換器を記載している。この変換器は、連続電圧源により供給する入力電圧によって直接電力供給できる。しかし、入力インピーダンスは、変換器内で制御されず、特に入力電圧が降下するとより低い電圧での始動を可能にしないため、このことは欠点である。更に、この変換器は、超低電力始動も実現しないため、このことも欠点である。

「エネルギー・ハーベスタ及びエネルギー処理回路（Ｅｎｅｒｇｙ Ｈａｒｖｅｓｔｅｒｓ ａｎｄ Ｅｎｅｒｇｙ Ｐｒｏｃｅｓｓｉｎｇ Ｃｉｒｃｕｉｔｓ）」と題する論文、Ｙｏｇｅｓｈ Ｒａｍａｄａｓｓ著、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ、２０１３年チュートリアルＴ３、２０１３年２月１７日、ペンシルバニア大学電気電子技術者協会ＩＳＳＣＣ

したがって、低始動電力及び電圧を用いるＤＣ−ＤＣ変換器の提供によって、現況技術の欠点を克服することが本発明の目的であり、このＤＣ−ＤＣ変換器は、電源出力が超低電力源である場合、電源出力での過剰な電圧降下を防止するように入力インピーダンスを適合させることができる。

この目的で、本発明は、低始動電力及び電圧を用い、独立請求項１で定義する特徴を含む上述のＤＣ−ＤＣ変換器に関する。

ＤＣ−ＤＣ変換器の特定の実施形態は、従属請求項２から１９で定義する。

本発明のＤＣ−ＤＣ変換器の１つの利点は、ＤＣ−ＤＣ変換器が、約２００ｍＶから少なくとも約３００ｍＶとすることができる低入力電圧を出力電圧に変換でき、この出力電圧を使用して約１．５Ｖから３Ｖの従来の電子回路に電力供給できることにある。２つの磁気結合誘導器を有し一定の変圧比率を有する変圧器を使用せずに、単一の誘導器を使用する。このことは、入力電圧源によって送出できる最大電力が低い場合でさえ達成できる。ＤＣ−ＤＣ変換器に接続した連続電圧源は、熱電発電器であっても、単一の接合光電池であってもよい。光電池は、低照明条件下、電子回路の電力供給を増大できる。

有利には、ＤＣ−ＤＣ変換器は、入力インピーダンスを整合でき、したがって電力を自動的に調節し、超低入力電圧を、回路の電子構成要素に電力供給するのに十分な出力電圧に変換するようにする。したがって、ＤＣ−ＤＣ変換器は、ＭＯＳトランジスタを制御する制御装置を含む。このＭＯＳトランジスタは、単一の入力誘導器に直列に接続でき、入力誘導器は、入力電圧源である電力源に直接接続する。制御装置は、入力電圧源によって直接電力供給する。ＤＣ−ＤＣ変換器は、ショットキー・ダイオード等のダイオード素子も含み、ダイオード素子は、誘導器とＭＯＳトランジスタとの間の接続ノードに接続し、ＤＣ−ＤＣ変換器に出力電圧を供給する。したがって、制御装置は、第１の期間Ｔｎの第１の段階でＭＯＳトランジスタを導電性にし、第１の期間Ｔｎの後、切替えサイクル期間Ｔが終了するまで非導電性にする。第１の期間Ｔｎとサイクル期間Ｔとの間のデューティ・サイクル又はサイクル比率ｄは、入力電圧が超低電圧に降下する一方でＤＣ−ＤＣ変換器の入力インピーダンスが増大した場合、減少する。

有利には、制御装置は、入力電圧源によって直接電力供給する。制御装置構成に関する他の分極電流は必要としない。ＤＣ−ＤＣ変換器は、低電圧で動作できる単純な要素で構成されるため、従来のＭＰＰＴ（最大出力追従制御）アルゴリズムの使用を想定することは可能ではない。

有利には、ＤＣ−ＤＣ変換器の制御装置は、リング発振器等の発振器を含み、発振器の発振信号は、１つの切替えサイクル期間Ｔを決定する発振周期を有する。制御装置は、単安定素子も含み、単安定素子は、発振器に接続し、トランジスタのための制御信号を決定し、第１の期間Ｔｎの間、各切替えサイクルでトランジスタを導電性にする。サイクル期間Ｔは、入力電圧が降下した場合、第１の期間Ｔｎよりも迅速に増大し、低入力電圧でのデューティ・サイクルｄ＝Ｔｎ／Ｔの減少をもたらし、このことは、本発明のＤＣ−ＤＣ変換器では望ましい。したがって、ＤＣ−ＤＣ変換器は、入力電圧源の出力電力によって変わる平衡動作点で動作し、入力電圧は、低電圧とすることができる。

この目的で、本発明は、独立請求項２０で定義する特徴を含むＤＣ−ＤＣ変換器の作動方法にも関する。

方法の特定のステップは、従属請求項２１及び２２で定義する。

低始動電力及び電圧を用いるＤＣ−ＤＣ変換器、並びにＤＣ−ＤＣ変換器の作動方法の目的、利点及び特徴は、少なくとも１つの非限定的な実施形態を参照して行い、図面に示す以下の説明においてより明らかになるであろう。

本発明によるブーストＤＣ−ＤＣ変換器の回路図である。 出力電圧を負荷に供給するために電源に接続した本発明によるＤＣ−ＤＣ変換器の動作図であり、曲線は、出力電圧及び平衡点に対する平均入力電流の関数として示す。 電源からの平均電流のその出力電圧に対する示す曲線と、ＤＣ−ＤＣ変換器の平均入力電流と出力電圧と入力電力との間の関係を示す曲線との間の平衡点を示す図である。 ＤＣ−ＤＣ変換器の一実施形態の図であり、本発明による入力電圧に応じた入力インピーダンス整合のための制御装置構成要素を有する。 本発明によるＤＣ−ＤＣ変換器制御装置の発振器の一実施形態の図である。 本発明によるＤＣ−ＤＣ変換器制御装置の単安定素子の一実施形態の図である。 本発明によるＤＣ−ＤＣ変換器制御装置の段階生成器の一実施形態の図である。 本発明によるＤＣ−ＤＣ変換器制御装置の内部電荷ポンプの一実施形態の図である。 本発明によるＤＣ−ＤＣ変換器制御装置の様々な構成要素における信号のグラフ、及び各切替えサイクルの１回の期間にわたって誘導器を通る電流のグラフである。 切替えサイクル期間Ｔの第１の期間Ｔｎの変動、及び本発明によるＤＣ−ＤＣ変換器の入力電圧に対するデューティ・サイクルｄの変動を表す曲線図である。

以下の説明では、当業者に周知のＤＣ−ＤＣ変換器の全ての要素は、簡略的にのみ説明する。ＤＣ−ＤＣ変換器は、超低入力電圧を、回路の電子構成要素に電力供給するのに十分な出力電圧に変換するように構成する。

図１は、ＤＣ−ＤＣブースト変換器１、即ち連続入力電圧レベルＶｉｎよりも高い出力電圧レベルＶｏｕｔを有する電圧ブースト変換器の概略図を示す。このＤＣ−ＤＣ変換器は、超低入力電圧及び超低電力で不連続モードにて始動又は動作できる。入力インピーダンス整合は、以下で説明するようにＤＣ−ＤＣ変換器の出力電圧に応じて実施する。インピーダンスは、入力電圧が減少すると増大する。

ＤＣ−ＤＣ変換器は、まず、主要変換器ブロック内には示さない誘導器Ｌ３を含み、誘導器３は、変換器の他の電子構成要素と統合しないことを仮定する。使用する単一誘導器Ｌは、一方の側で連続電圧源である電源２に接続し、もう一方の側でスイッチ１１に接続し、このスイッチ１１は、好ましくは主要変換器ブロック内のＭＯＳトランジスタ１１である。ＭＯＳトランジスタ１１は、好ましくはＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタのソースは、接地端子ＶＳＳに接続し、ＮＭＯＳトランジスタのドレインは、主要ＤＣ−ＤＣ変換器ブロック１の誘導器端子ＬＸによって誘導器Ｌに接続する。

ＤＣ−ＤＣ変換器１は、ＮＭＯＳトランジスタのゲートを通じてＮＭＯＳトランジスタ１１を制御する制御装置１０、及びダイオード素子１２も含み、ダイオード素子１２は、好ましくはショットキー・ダイオードとすることができる。このダイオード素子１２は、誘導器３とＮＭＯＳトランジスタ１１との間の接続ノードに接続して、出力端子Ｖｏｕｔを通じて出力電圧を供給する。当然、ダイオード１２は、正電流ｌｏｕｔを負荷６に供給するように、即ち出力Ｖｏｕｔの方向で蓄積コンデンサ５Ｃｏｕｔに平行に配設する。ダイオード１２は、電流が出力ＶｏｕｔからＤＣ−ＤＣ変換器に再び入るのを防止し、蓄積コンデンサ５Ｃｏｕｔの放電を防ぐ。変換器１のコンデンサＣｏｕｔも主要変換器ブロックの外側に配置し、変換器１のコンデンサＣｏｕｔは、前記主要ブロックの他の電子構成要素と統合しないことを仮定し、このことは、ショットキー・ダイオード１２の場合もそうである。

入力電圧Ｖｉｎが低下した際にＤＣ−ＤＣ変換器１の入力インピーダンスを増大させるために、図４から図１０を参照して以下で説明するように、ＮＭＯＳトランジスタ１１には、ＮＭＯＳトランジスタの切替えサイクル期間Ｔに対して制御されるスイッチオン期間Ｔｎがある。このことは、ＤＣ−ＤＣ変換器に流れる平均電流Ｉｉｎを定義する。入力電圧Ｖｉｎが低下すると、デューティ・サイクルｄ＝Ｔｎ／Ｔは、少なくとも低入力電圧範囲Ｖｉｎ内、とりわけ第１の電圧閾値を超えて低下する。デューティ・サイクルｄが低下すると、本発明が得ようとする、入力インピーダンスの増大が得られる。したがって、変換器１に流れる平均電流Ｉｉｎは、電源２が送出できる電流に適合する。

ＤＣ−ＤＣ変換器１は、電圧源２の出力に接続した、例えば約１０μＦの大規模な入力コンデンサＣｉｎを含み、電圧源２の出力は、主要ＤＣ−ＤＣ変換器ブロック１の入力端子Ｖｉｎにも接続することにも留意すべきである。この入力変換器Ｃｉｎは、ＮＭＯＳトランジスタ１１を切り替える間、誘導器３を通る電流ＩＬの流れの電流変動をフィルタ処理できる。これにより、比較的一定の入力電圧Ｖｉｎ及び規定の平均入力電流Ｉｉｎを維持する。したがって、制御装置１０は、電圧源２が供給する入力電圧Ｖｉｎによって直接電力供給される。制御装置１０に含まれる構成要素は、超低電圧、例えば２００ｍＶから、好ましくは少なくとも３００ｍＶで動作でき、且つ超低電力、例えば１μワット未満でも動作できるが、このことは、出力負荷を有する回路全体が３μワットで始動できることを仮定とする。

主要ＤＣ−ＤＣ変換器ブロック１の構成要素は、有利には、０．１８μｍ（ＡＬＰ）ＣＭＯＳ技術で１つの集積回路内に作製する。図４を参照して以下で詳細に説明する制御装置１０の様々な要素は、この技術で得られるＰＭＯＳ、ＮＭＯＳトランジスタ、抵抗器及びコンデンサから形成し、トランジスタの寸法は、入力電圧が降下した際に変換器の入力インピーダンスが増大するように適合させる。

図２は、ＤＣ−ＤＣ変換器１の動作図を示し、ＤＣ−ＤＣ変換器１は、入力で電源２に接続し、本発明に従って出力電圧Ｖｏｕｔ及び出力電流ｌｏｕｔを負荷６に供給する。平均電流Ｉｉｎは、好ましくは電圧源である電源２から出力し、ＤＣ−ＤＣ変換器で入力電圧Ｖｉｎを伴う。電源は、熱電発電器であっても、単一の接合光電池であってもよい。

熱電発電器等の電源２に関して、モデル動作は、内部抵抗器（図示せず）に接続した内部電圧源によりもたらすことができ、内部抵抗器を通すと、電源出力電圧Ｖｉｎは低下し、出力電流Ｉｉｎは増大する。電源は、約０．３５Ｖの負荷電圧を例えば約２ｋオームの内部抵抗で供給できる。この場合、関数Ｉｉｎ＝ｆ（Ｖｉｎ）の第１の曲線は、電源電圧Ｖｉｎに対する電流Ｉｉｎの変動を示すように示される。

逆に、ＤＣ−ＤＣ変換器１の動作に関連する関数Ｉｉｎ＝ｆ（Ｖｉｎ）の第２の曲線は、入力電圧Ｖｉｎが低下すると平均入力電流Ｉｉｎが非線形に減少することを示す。電流Ｉｉｎの急激な減少は、第１の電圧閾値Ｖｔｈ１である閾値を下回る入力電圧Ｖｉｎの低下と共に生じる。電流Ｉｉｎのこの急激な減少は、図３に示すように、少なくとも平衡点の入力電圧Ｖｉｎ、及び第２の閾値Ｖｔｈ２近傍の入力電圧Ｖｉｎまで生じる。より小さな電流Ｉｉｎの減少は、第１の低電圧閾値Ｖｔｈ１を上回る入力電圧Ｖｉｎ、及び平衡点を下回る入力電圧Ｖｉｎの低下と共に生じる。このことは、本発明が予期するように、平衡点に向かう入力電圧Ｖｉｎの降下がある場合に、ＤＣ−ＤＣ変換器１の入力インピーダンスが増大することを意味する。したがって、ＤＣ−ＤＣ変換器は、入力供給電圧Ｖｉｎが低下すると、要求される平均入力電流Ｉｉｎを自動的に減少させることになる。

図２の最後のグラフの２つの曲線の組合せにより示すように、電源２及びＤＣ−ＤＣ変換器１から形成した組立体は、これら２つの曲線の交点における平衡動作点で安定することになる。このことは、電源出力電力によって異なり、この電源出力電力は、低い電力でＤＣ−ＤＣ変換器を動作できる。

図３により詳細に示すように、電源及びＤＣ−ＤＣ変換器の２つの関数曲線Ｉｉｎ＝ｆ（Ｖｉｎ）を示す。ＤＣ−ＤＣ変換器を超低電圧及び電力で動作するように構成した場合、２つの曲線の交点における平衡点は、例えば約０．３３Ｖの入力電圧値Ｖｉｎ及び約１０μＡの平均入力電流に位置することに留意されたい。このことは、約３μワットの入力電力ももたらす。したがって、この入力電力は、非常に低い電力でＤＣ−ＤＣ変換器を動作でき、本発明が予期するものである。

当然、上に示した数値は、本発明のＤＣ−ＤＣ変換器１の例として提供するにすぎない。より高い又はより低い入力値Ｖｉｎ及びより高い又はより低い平均電流Ｉｉｎにおける平衡点は、本発明の範囲を限定することなく想定できる。

特に図１及び図９を参照すると、ここでは本発明のＤＣ−ＤＣ変換器１の不連続モードでの動作が示されている。第１の期間又は第１の時間Ｔｎの第１の段階では、スイッチ１１、即ちＮＭＯＳトランジスタは、制御装置１０によって導電性にする。これにより、ＤＣ−ＤＣ変換器の誘導器３を通る電流が生じる。電源２からの電流は、第１の期間Ｔｎ全体を通じて誘導器中でＩｐｋとして定義したピーク値まで増加することになる。理想的なケースでは、電流は、第１の期間Ｔｎの間、線形に増大する。この第１の期間Ｔｎが終了すると、ＮＭＯＳトランジスタは、制御装置１０によって制御し、切替えサイクル期間Ｔの終了まで非導電性にする。

ＮＭＯＳトランジスタ１１を非導電性にする、第１の段階に続く第２の段階では、誘導器３内に誘導された電流は、出力電流ｌｏｕｔとして、好ましくはショットキー・ダイオードであるダイオード素子１２を介して負荷６及び蓄積コンデンサ５Ｃｏｕｔ内に伝達される。第２の期間又は第２の時間Ｔｐのこの第２の段階では、誘導器中の電流は、出力電圧Ｖｏｕｔを得るために電流がショットキー・ダイオード１２を通って流れるにつれて減少する。この第２の期間Ｔｐが終了すると、誘導器を通る電流は、ゼロになる。出力電圧Ｖｏｕｔは、安定した出力電圧が得られるまで増大させる。この安定した出力電圧は、いくつかの切替えサイクルの後に得られる。したがって、この出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎよりも高い。

誘導器３内の電流がゼロになると、第３の段階を開始する。この第３の段階は、ＤＣ−ＤＣ変換器に出入りする電流がなく、中性であると考慮できる。ショットキー・ダイオード１２は、負荷６及び蓄積コンデンサ５がＤＣ−ＤＣ変換器の方に電源２の入力を放電しないようにする。したがって、３つの段階の期間は、切替えサイクル周期又は期間Ｔを定義する。いくつかの連続切替えサイクルは、安定した出力電圧Ｖｏｕｔを得るために、このように無期限に繰り返される。しかし、出力電圧Ｖｏｕｔが安定し、ＤＣ−ＤＣ変換器に接続した回路に電力供給するのに十分であると、外部ユニットは、ＤＣ−ＤＣ変換器１の入力ＤＩＳの作動によって前記ＤＣ−ＤＣ変換器を停止できる。したがって、作動後にＭＰＰＴアルゴリズムの実行を可能にする別のより効率的なＤＣ−ＤＣ変換器の使用の想定が可能である。

切替えサイクル周期Ｔと第１の期間Ｔｎとの間の比率は、電源２からＤＣ−ＤＣ変換器１の出力で負荷６に伝達されることになる平均電流Ｉｉｎに影響を及ぼすために本質的なものである。この比率をデューティ・サイクルｄ＝Ｔｎ／Ｔと呼ぶ。平均入力電流Ｉｉｎは、主に、誘導器３内を流れる電流であるが、制御装置１０のわずかな程度の動作電流にも関係する。平均電流Ｉｉｎは、主に、図９に示すように、１つの切替えサイクルの全期間Ｔによって分割した第１の期間Ｔｎ及び第２の期間Ｔｐの間に誘導器３を通る電流ＩＬの三角形曲線下面によって定義する。

したがって、第１の式は、
Ｉｉｎ＝Ｉｐｋ・（Ｔｎ＋Ｔｐ）／（２・Ｔ）
として定義できる。

第１の期間Ｔｎの第１の段階の間、誘導器３内に誘導されたピーク電流Ｉｐｋは、以下の第２の式：
Ｉｐｋ＝Ｖｉｎ・Ｔｎ／Ｌ
に示すように、誘導器Ｌの固有値、時間Ｔｎ、及び入力電圧Ｖｉｎによって変わる。

第２の期間Ｔｐは、ピーク電流Ｉｐｋ、誘導器Ｌの値、及び出力電圧Ｖｏｕｔと入力電圧Ｖｉｎと更にはショットキー・ダイオード１２を通じた電圧降下Ｖｄも考慮した差によって変わる。第３の式は、
Ｔｐ＝Ｉｐｋ・Ｌ／（Ｖｏｕｔ−Ｖｄ−Ｖｉｎ）
として定義できる。

第２の式を第３の式に挿入すると、第４の式：
Ｔｐ＝Ｖｉｎ・Ｔｎ／（Ｖｏｕｔ−Ｖｄ−Ｖｉｎ）
が得られる。

第２の式及び第４の式を第１の式に挿入すると、第５の式：
Ｉｉｎ＝（Ｖｉｎ・Ｔｎ²／（２・Ｌ・Ｔ））・（１＋（Ｖｉｎ／（Ｖｏｕｔ−Ｖｄ−Ｖｉｎ）））
が得られる。

デューティ・サイクルｄは、Ｔｎ／Ｔと等しいので、最後に第６の式：
Ｉｉｎ＝（Ｖｉｎ・ｄ・Ｔｎ／（２・Ｌ））・（１＋（Ｖｉｎ／（Ｖｏｕｔ−Ｖｄ−Ｖｉｎ）））
が得られる。

平均電流Ｉｉｎは、電源２からＤＣ−ＤＣ変換器１に流れる電流である。したがって、平均電流Ｉｉｎは、入力電圧Ｖｉｎ、デューティ・サイクルｄによって変わり、デューティ・サイクルｄは、図４から図６を参照してより詳細に説明する制御装置構成要素、第１の期間Ｔｎ、誘導器３の値Ｌ、出力電圧Ｖｏｕｔ、及びショットキー・ダイオード１２を通る電圧降下Ｖｄによって変わる。したがって、第１の期間Ｔｎ及びデューティ・サイクルｄは、平均電流Ｉｉｎを、電源２が送出できる電流に適合させるのに重要であり、このためにＤＣ−ＤＣ変換器が超低電圧及び電力で動作可能になることがわかる。

図３に示すように、制御装置１０のために、電源２からＤＣ−ＤＣ変換器１に流れる電流Ｉｉｎは、電源２が送出した電圧が少なくとも低入力電圧Ｖｉｎの領域及び定義した第１の電圧閾値Ｖｔｈ１で降下すると、急激に下がる。このことは、完全に崩壊せず依然として変換用電力を送出する電源２を得ることを可能にする。本発明によれば、ＤＣ−ＤＣ変換器は、入力インピーダンス整合を実施するように構成する。入力インピーダンスは、入力電圧が特に第１の電圧閾値を超えて降下又は低下すると増大する。デューティ・サイクルｄも、この第１の電圧閾値により減少する。

図４は、ＤＣ−ＤＣ変換器１の制御装置１０の一実施形態を示す。制御装置１０は、主に、発振器１０２、単安定素子１０３、段階生成器１０４及び内部電荷ポンプ１０５を含み、内部電荷ポンプ１０５は、制御信号ＣＴＲＬを介してＮＭＯＳトランジスタ１１を制御する。これらの構成要素の全ては、内部入力電圧Ｖｉｎ＿ｉｎｔによって直接電力供給され、内部入力電圧Ｖｉｎ＿ｉｎｔは、好ましくはＰＭＯＳトランジスタである入力スイッチ１００を導電性にすると電源から直接電力供給される入力電圧Ｖｉｎである。したがって、ＰＭＯＳトランジスタ１００のゲートに接続した入力ＤＩＳは、接地ＶＳＳにある外部ユニットによって、ＰＭＯＳトランジスタ１００を導電性にし、制御装置１０を適切に動作するように制御しなければならない。

制御装置１０を停止させるには、入力ＤＩＳは、入力電圧Ｖｉｎに設定するか又はＶｉｎよりも一層高い電圧で設定し、ＰＭＯＳトランジスタ１００を休止モードで非導電性にしなければならない。更に、内部入力電圧線Ｖｉｎ＿ｉｎｔと接地ＶＳＳとの間に接続した第１のＮＭＯＳトランジスタ１０１、及びＮＭＯＳトランジスタ１１のゲートと接地ＶＳＳとの間に接続した第２のＮＭＯＳトランジスタ１０６を導電性にする。このことを達成するには、ＮＭＯＳトランジスタ１０１及び１０６のゲートは、入力ＤＩＳに接続し、入力ＤＩＳは、入力電圧Ｖｉｎに接続するか又はＶｉｎよりも一層高い電圧に接続する。

制御装置の発振器１０２は、ＮＭＯＳトランジスタ１１の切替えサイクル周期Ｔを規定する一方で、単安定素子１０３は、第１の期間Ｔｎを規定し、この第１の期間Ｔｎの間、ＮＭＯＳトランジスタ１１を導電性にする。このことは、デューティ・サイクルｄ＝Ｔｎ／Ｔを規定し、ＤＣ−ＤＣ変換器に流れる平均電流Ｉｉｎを決定する。したがって、発振器１０２は、周期Ｔの発振信号ＯＳＣを単安定素子１０３に供給し、単安定素子１０３が第１の期間Ｔｎを決定することを可能にする。単安定素子１０３は、制御信号ＭＯＮＯを介して段階生成器１０４を制御し、段階生成器１０４は、２つの段階信号ＰＨＩ１及びＰＨＩ２を従来の様式でもたらし、内部電荷ポンプ１０５を制御する。２つの重複しない段階信号ＰＨＩ１及びＰＨＩ２に基づき、電荷ポンプ１０５は、ＮＭＯＳトランジスタ１１のゲートの制御信号ＣＴＲＬのピーク電圧を乗算し、第１の期間Ｔｎの間、ＮＭＯＳトランジスタ１１の適切な導電率を保証する。図９は、ＤＣ−ＤＣ変換器の様々な信号、及び内部電荷ポンプ１０５の様々な電圧レベルＶＡ、ＶＢ、ＶＣも正確に表す。

図５は、制御装置発振器１０２の一実施形態を示す。この発振器は、好ましくは、１つ又は複数の逆変換器の切替え時間に基づく、リング発振器である。このことを達成するために、リング発振器は、奇数Ｎ個の連続する逆変換器段１０２０から１０２４を含む。各段は、全体として、対応する逆変換器に接続した抵抗器Ｒ１０２及びコンデンサＣ１０２を有するＲＣネットワークから形成する。したがって、切替えサイクル周期Ｔの発振器出力で発振信号ＯＳＣを得ることが可能である。当然、ＲＣネットワークに接続した各逆変換器の切替え期間は、ＤＣ−ＤＣ変換器の技術的統合パラメータによって変わる。

したがって、上記のように、発振器１０２は、互いに連続して接続したＮ個の逆変換器段１０２０、１０２１、１０２２、１０２３及び１０２４を含み、最後の逆変換器段１０２４の出力は、最初の逆変換器段１０２０の入力に接続してループを閉鎖する。当然、Ｎ個の逆変換器段は、リング発振器を動作させるために奇数の整数でなければならない。この数字Ｎは、５に等しくてもよいが、所望の発振周期に従って別の値を有してもよい。周期Ｔの発振信号ＯＳＣは、最後の逆変換器段１０２４の出力に接続した出力逆変換器１０２５の出力に供給する。逆変換器１０２０から１０２５の全ては、内部入力電圧Ｖｉｎ＿ｉｎｔによって直接電力供給され、内部入力電圧Ｖｉｎ＿ｉｎｔは、ＤＣ−ＤＣ変換器が動作する間、入力電圧Ｖｉｎに一致する。

発振器１０２の段１０２０から１０２４の各逆変換器は、従来のようにＰＭＯＳトランジスタＰ１０２から形成し、ＰＭＯＳトランジスタＰ１０２は、内部入力電圧端子Ｖｉｎ＿ｉｎｔと接地端子ＶＳＳとの間で、ＮＭＯＳトランジスタＮ１０２と直列に組み付ける。抵抗器Ｒ１０２は、１つ前の逆変換器の出力とトランジスタＰ１０２のゲートとトランジスタＮ１０２のゲートとを接続する。各逆変換器の出力は、トランジスタＰ１０２及びＮ１０２のドレインの接続ノードである。コンデンサＣ１０２も、トランジスタＰ１０２及びＮ１０２の接続したゲートと接地端子ＶＳＳとの間に接続し、抵抗器Ｒ１０２を有するＲＣネットワークを規定する。

したがって、抵抗器Ｒ１０２及びコンデンサＣ１０２から形成したＲＣネットワークを有する全ての逆変換器１０２０から１０２４は、遅延を発生し、こうした遅延の和により、発振信号ＯＳＣの発振周期Ｔを決定する。内部入力電圧Ｖｉｎ＿ｉｎｔが高い場合、ＰＭＯＳトランジスタＰ１０２及びＮＭＯＳトランジスタＮ１０２の抵抗率は、コンデンサＣ１０２を有するＲＣネットワークの抵抗器Ｒ１０２に対して無視できる。したがって、発振Ｔは、トランジスタＰ１０２及びＮ１０２の抵抗率によって変化しない。しかし、内部入力電圧が低下すると、ＰＭＯＳトランジスタＰ１０２及びＮＭＯＳトランジスタＮ１０２の抵抗率は増大し、特に低入力電圧の領域、図１０に示すように例えば約０．４５Ｖとすることができる第１の電圧閾値Ｖｔｈ１を超える領域で抵抗器Ｒ１０２に対して優勢になる。したがって、発振周期Ｔは、低電圧では増加する。

図６は、発振器の発振信号ＯＳＣによって制御する単安定素子１０３の一実施形態を示す。単安定素子は、主に、順に接続した一定数Ｍの遅延段１０３０、１０３１、１０３２を含み、図４に示す変換器のＮＭＯＳトランジスタ１１の第１の作動期間Ｔｎを決定する。遅延段の数Ｍは、１を超えるか又は１と等しい整数である。この数字Ｍは、３に等しくてもよいが、当然、図４に示すＮＭＯＳトランジスタ１１の所望の作動期間Ｔｎに応じて、より多い又はより少ない数の段を提供できる。

各遅延段は、従来のようにＰＭＯＳトランジスタＰ１０３から形成した逆変換器、及び入力ＲＣネットワークを含み、ＰＭＯＳトランジスタＰ１０３は、内部入力電圧端子Ｖｉｎ＿ｉｎｔと接地端子ＶＳＳとの間で、ＮＭＯＳトランジスタＮ１０３と直列に組み付ける。ＲＣネットワークに関して、抵抗器Ｒ１０３は、各段の入力と、トランジスタＰ１０３及びＮ１０３の接続したゲートとの間に設置する。各逆変換器の出力は、トランジスタＰ１０３及びＮ１０３のドレインの接続ノードである。コンデンサＣ１０３も、トランジスタＰ１０３及びＮ１０３の接続したゲートと接地端子ＶＳＳとの間に接続し、抵抗器Ｒ１０３を有するＲＣネットワークを規定する。

最初の遅延段１０３０は、発振器から入力逆変換器１０３４を通じて発振信号ＯＳＣを受信する。発振信号ＯＳＣは、ＲＳフリップフロップ１０３３の第１の入力にも直接供給される一方で、ＲＳフリップフロップの第２の入力は、中間非逆変換器１０３５を介して最後の遅延段１０３２の出力に接続する。ＲＳフリップフロップは、例えば２つのＮＯＲ論理ゲートから形成する。ＲＳフリップフロップ１０３３の出力は、非逆変換出力１０３６を介して制御信号ＭＯＮＯを供給する。

図９にも示すように、単安定素子１０３のＲＳフリップフロップ１０３３は、発振信号ＯＳＣの立上り縁部で、強制的に制御信号ＭＯＮＯを論理レベル「１」にする。同時に、発振信号ＯＳＣは、ＲＣネットワーク逆変換器である遅延段１０３０から１０３２を通じて伝播する。逆変換器１０３０から１０３２の遅延の和、並びに後に続く段階生成器及び電荷ポンプに関連するあらゆる遅延は、図４に示すＮＭＯＳトランジスタ１１の第１の作動期間Ｔｎを規定する。最後の遅延段１０３２からＲＳフリップフロップ１０３３の第２の入力への命令の後、制御信号ＭＯＮＯは、第１の期間Ｔｎが終了すると、発振信号ＯＳＣの周期Ｔによって規定した１つの切替えサイクル周期Ｔの終了まで論理レベルを「０」に変更する。

発振器を参照して上記で説明したように、内部入力電圧Ｖｉｎ＿ｉｎｔが高い場合、ＰＭＯＳトランジスタＰ１０２及びＮＭＯＳトランジスタＮ１０２の抵抗率は、ＲＣネットワークの抵抗器Ｒ１０３に対して無視できる。したがって、各遅延段１０３０、１０３１及び１０３２の遅延は、トランジスタＰ１０３及びＮ１０３の抵抗率よって変化しない。しかし、内部入力電圧が低下すると、ＰＭＯＳトランジスタＰ１０３及びＮＭＯＳトランジスタＰ１０３の抵抗率は増大し、特に低入力電圧の領域、図１０にも示すように例えば約０．３Ｖとすることができる第２の電圧閾値Ｖｔｈ２を超える領域で抵抗器Ｒ１０３に対して優勢になる。したがって、第１の期間Ｔｎは、低電圧、特に０．３Ｖ未満では増大することになる。

デューティ・サイクルｄ＝Ｔｎ／Ｔは、図１０に示すように、少なくとも第１の電圧閾値Ｖｔｈ１を超え、第２の電圧閾値Ｖｔｈ２を下回ると、急激に低下することを留意されたい。

図７は、単安定素子からの制御信号ＭＯＮＯによって制御する段階生成器１０４の一実施形態を示す。この周知の生成器の構成要素も、内部入力電圧Ｖｉｎ＿ｉｎｔによって直接電力供給する。

生成器１０４は、まず、入力１０４０に、単安定素子から制御信号ＭＯＮＯを受信する非逆変換器を含む。非逆変換器の出力１０４０は、一方でＮＡＮＤゲート１０４１の第１の入力に接続し、他方でＮＯＲゲート１０４２の第１の入力に接続する。ＮＡＮＤゲート１０４１の出力は、逆変換器１０４４を介してＮＯＲゲート１０４２の第２の入力に接続する。ＮＯＲゲート１０４２の出力は、逆変換器１０４３を介してＮＡＮＤゲート１０４１の第２の入力に接続する。ＮＯＲゲート１０４２の出力は、非逆変換器の出力１０４６を通じて信号を供給し、これにより、第１の段階信号ＰＨＩ１を供給する。最後に、ＮＡＮＤゲートの出力は、非逆変換器の出力１０４５を通じて信号を供給し、これにより、第２の段階信号ＰＨＩ２を供給する。

図９に示すように、第１の段階信号ＰＨＩ１は、制御信号ＭＯＮＯが論理状態「１」に変化すると、発振器の発振信号ＯＳＣの立上り縁部で論理状態「１」から論理状態「０」に変化する。第１の段階信号ＰＨＩ１のこの論理状態「０」は、第２の段階の終了時に第２の期間Ｔｐが終わると終了する。第２の段階信号ＰＨＩ２は、図４のＮＭＯＳトランジスタ１１への導通開始時、及び前記ＮＭＯＳトランジスタ１１の作動期間Ｔｎ全体を通じて、論理状態「０」から論理状態「１」に変化する。

図８は、段階生成器からの２つの段階信号ＰＨＩ１及びＰＨＩ２によって制御する内部電荷ポンプ１０５を示す。入力電圧Ｖｉｎ＿ｉｎｔを基準とする３つのブースト段は、図４のＮＭＯＳトランジスタ１１を制御するために、接地ＶＳＳを基準とする制御信号ＣＴＲＬの供給前に配置する。各段は、コンデンサと直列に組付けた２つのＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを含む。この電荷ポンプの信号ＶＡ、ＶＢ、ＶＣ、ＣＴＲＬを図９に表す。

第１のブースト段は、第１のＰＭＯＳトランジスタＰ１０５Ａを含み、第１のＰＭＯＳトランジスタＰ１０５Ａのソースは、内部入力電圧Ｖｉｎ＿ｉｎｔに接続する。トランジスタＰ１０５Ａのゲートは、入力逆変換器を通じて第２の段階信号ＰＨＩ２を受信する。トランジスタＰ１０５Ａのドレインは、第１のコンデンサＣ１０５Ａの第１の電極、及び第１のＮＭＯＳトランジスタＮ１０５Ａのドレインに接続し、第１のＮＭＯＳトランジスタＮ１０５Ａのソースは、接地端子ＶＳＳに直接接続する。コンデンサＣ１０５Ａの第２の電極は、第２のＮＭＯＳトランジスタＮＡＴ１０５Ａのソースに接続し、第２のＮＭＯＳトランジスタＮＡＴ１０５Ａのドレインは、内部入力電圧Ｖｉｎ＿ｉｎｔに直接接続する。このＮＭＯＳトランジスタＮＡＴ１０５Ａを「ネイティブ」と呼ぶ。というのは、ＮＭＯＳトランジスタＮＡＴ１０５Ａの切替え閾値が０Ｖであるためである。ＮＭＯＳトランジスタＮＡＴ１０５Ａは、ＮＭＯＳトランジスタＮＡＴ１０５ＡのゲートとＮＭＯＳトランジスタＮＡＴ１０５Ａのソースとの間の電圧が０Ｖを超えるか又は０Ｖと等しい場合、導電性である。ＮＭＯＳトランジスタＮＡＴ１０５Ａを非導電性にするには、ゲート−ソースに負電圧を印加しなければならない。トランジスタＮ１０５Ａ及びＮＡＴ１０５Ａのゲートは、第１の段階信号ＰＨＩ１によって制御する。第１のコンデンサＣ１０５Ａと第２のトランジスタＮＡＴ１０５Ａとの間の接続ノードは、第１の期間Ｔｎの間、内部入力電圧の約２倍と等しい値とすることができる電圧ＶＡを供給し、第１の期間Ｔｎは、論理状態「１」にある第２の段階信号ＰＨＩ２に対応する。

第２のブースト段は、第１のＰＭＯＳトランジスタＰ１０５Ｂを含み、第１のＰＭＯＳトランジスタＰ１０５Ｂのソースは、第１のブースト段の出力電圧ＶＡに接続する。トランジスタＰ１０５Ｂのゲートは、入力逆変換器を通じて第２の段階信号ＰＨＩ２を受信する。トランジスタＰ１０５Ｂのドレインは、第２のコンデンサＣ１０５Ｂの第１の電極、及び第１のＮＭＯＳトランジスタＮ１０５Ｂのドレインに接続し、第１のＮＭＯＳトランジスタＮ１０５Ｂのソースは、接地端子ＶＳＳに直接接続する。コンデンサＣ１０５Ｂの第２の電極は、第２のネイティブＮＭＯＳトランジスタＮＡＴ１０５Ｂのソースに接続し、第２のネイティブＮＭＯＳトランジスタＮＡＴ１０５Ｂのドレインは、内部入力電圧Ｖｉｎ＿ｉｎｔに直接接続する。トランジスタＮ１０５Ｂ及びＮＡＴ１０５Ｂのゲートは、第１の段階信号ＰＨＩ１によって制御する。第２のコンデンサＣ１０５Ｂと第２のネイティブ・トランジスタＮＡＴ１０５Ｂとの間の接続ノードは、第１の期間Ｔｎの間、内部入力電圧の約３倍と等しい値とすることができる電圧ＶＢを供給し、第１の期間Ｔｎは、論理状態「１」にある第２の段階信号ＰＨＩ２に対応する。

第３のブースト段は、第１のＰＭＯＳトランジスタＰ１０５Ｃを含み、第１のＰＭＯＳトランジスタＰ１０５Ｃのソースは、第２のブースト段の出力電圧ＶＢに接続する。トランジスタＰ１０５Ｃのゲートは、入力逆変換器を通じて第２の段階信号ＰＨＩ２を受信する。トランジスタＰ１０５Ｃのドレインは、第３のコンデンサＣ１０５Ｃの第１の電極、及び第１のＮＭＯＳトランジスタＮ１０５Ｃのドレインに接続し、第１のＮＭＯＳトランジスタＮ１０５Ｃのソースは、接地端子ＶＳＳに直接接続する。コンデンサＣ１０５Ｃの第２の電極は、第２のネイティブＮＭＯＳトランジスタＮＡＴ１０５Ｃのソースに接続し、第２のネイティブＮＭＯＳトランジスタＮＡＴ１０５Ｃのドレインは、内部入力電圧Ｖｉｎ＿ｉｎｔに直接接続する。トランジスタＮ１０５Ｃ及びＮＡＴ１０５Ｃのゲートは、第１の段階信号ＰＨＩ１によって制御する。第３のコンデンサＣ１０５Ｃと第２のネイティブ・トランジスタＮＡＴ１０５Ｃとの間の接続ノードは、第１の期間Ｔｎの間、内部入力電圧の約４倍と等しい値とすることができる電圧ＶＣを供給し、第１の期間Ｔｎは、論理状態「１」にある第２の段階信号ＰＨＩ２に対応する。

最後に、制御信号ＣＴＲＬを供給するために、ＰＭＯＳトランジスタＰ１０５Ｄを設け、ＰＭＯＳトランジスタＰ１０５Ｄのソースは、第３のコンデンサＣ１０５Ｃと第３のブースト段の第２のネイティブ・トランジスタＮＡＴ１０５Ｃとの間の接続ノードに接続する。このＰＭＯＳトランジスタＰ１０５Ｄのドレインは、ＮＭＯＳトランジスタ１０５Ｄのドレインに接続し、ＮＭＯＳトランジスタ１０５Ｄのソースは、接地端子ＶＳＳに直接接続する。トランジスタＰ１０５Ｄのゲートは、入力逆変換器を通じて第２の段階信号ＰＨＩ２を受信する一方で、トランジスタＮ１０５Ｄのゲートは、第１の段階信号ＰＨＩ１を受信する。トランジスタＰ１０５ＤとトランジスタＮ１０５Ｄとの間の接続ノードは、図４の逆変換器のＮＭＯＳトランジスタ１１への導通を制御する制御信号ＣＴＲＬに、入力電圧Ｖｉｎの約４倍である値の電圧を供給する。したがって、制御信号ＣＴＲＬは、第１の期間Ｔｎ全体を通して論理状態「１」にある。

また、図１０は、本発明によるＤＣ−ＤＣ変換器の入力電圧Ｖｉｎに対する第１の期間Ｔｎの変動、切替えサイクル期間Ｔの変動及びデューティ・サイクルｄの変動を表す曲線を示す。この図では、周期Ｔは、入力電圧Ｖｉｎが第１の電圧閾値Ｖｔｈ１を下回ると増大すること、及び第１の期間Ｔｎは、入力電圧Ｖｉｎが第１の閾値Ｖｔｈ１よりも低い第２の電圧閾値Ｖｔｈ２を下回ると増大することに留意されたい。したがって、デューティ・サイクルｄは、第２の電圧閾値Ｖｔｈ２を下回る低い値では安定する前に、第１の電圧閾値Ｖｔｈ１を超えると急激に低下する。このことは、デューティ・サイクルｄが減少すると、ＤＣ−ＤＣ変換器の入力インピーダンスが増大することも意味しており、低電力でも動作させるために望ましい。

第１の閾値Ｖｔｈ１は、例えば約０．４５Ｖであってもよい一方で、第２の閾値Ｖｔｈ２は、例えば約０．３Ｖとすることができる。したがって、デューティ・サイクルｄは、入力電圧Ｖｉｎが超低電圧に向かう傾向があると、急激に減少する。

第１の期間Ｔｎ及び切替え周期Ｔを決定するために、図６の単安定素子のＮＭＯＳトランジスタＮ１０３は、図５の発振器のＮＭＯＳトランジスタＮ１０２よりも幅広でなければならない。同様に、単安定素子１０３のＰＭＯＳトランジスタＰ１０３は、発振器のＰＭＯＳトランジスタＰ１０２よりも幅広でなければならない。したがって、以下のパラメータを非限定的な例として提案できる：
発振器１０２のＮＭＯＳ Ｎ１０２：Ｗ／Ｌ＝２μｍ／１μｍ
発振器１０２のＰＭＯＳ Ｐ１０２：Ｗ／Ｌ＝２μｍ／１μｍ
発振器１０２の抵抗器Ｒ１０２：Ｒ＝１００ｋオーム
発振器１０２のコンデンサＣ１０２：Ｃ＝６．１ｐＦ
単安定素子１０３のＮＭＯＳ Ｎ１０３：Ｗ／Ｌ＝５０μｍ／０．２５μｍ
単安定素子１０３のＰＭＯＳ Ｐ１０３：Ｗ／Ｌ＝５０μｍ／０．２５μｍ
単安定素子１０３の抵抗器Ｒ１０３：Ｒ＝１００ｋオーム
単安定素子１０３のコンデンサＣ１０３：Ｃ＝１ｐＦ
但し、Ｗは、ゲート幅を規定し、Ｌは、ゲート長さを規定する。これらのパラメータは、０．１８μｍ（ＡＬＰ）ＣＭＯＳ集積回路技術と共に規定する。

直前に示した説明より、特許請求の範囲により規定する本発明の範囲から逸脱することなく、当業者は、不連続導通モードのＤＣ−ＤＣ変換器のいくつかの変形形態を考案することができる。ショットキー・ダイオードではなく、単一出力ダイオードを提供できるが、その電圧降下はより大きい。発振器内の逆変換器の数及び／又は単安定素子内の遅延段の数を増大させて、デューティ・サイクルを増大又は減少させることが可能である。

１ ＤＣ−ＤＣ変換器
２ 電源
３ 誘導器
１０ 制御装置
１１ スイッチ
１２ ダイオード素子
１００ 入力スイッチ
１０１ 第１のＮＭＯＳトランジスタ
１０２ 発振器
１０３ 単安定素子
１０４ 段階生成器
１０５ 電荷ポンプ
１０６ 第２のＮＭＯＳトランジスタ

Claims (22)

1. 低始動電力及び電圧を用い、不連続モードで動作するＤＣ−ＤＣ変換器（１）であって、前記変換器は、変換すべき入力電圧（Ｖｉｎ）を供給する電源（２）に接続した誘導器（３）、前記誘導器に接続し制御装置（１０）によって制御するスイッチ（１１）、並びに出力電圧（Ｖｏｕｔ）を供給するために前記誘導器及び前記スイッチの接続ノードに接続したダイオード素子（１２）を含む、ＤＣ−ＤＣ変換器（１）において、
   前記制御装置（１０）は、前記電源（２）が供給する前記入力電圧（Ｖｉｎ）によって電力供給する少なくとも１つの発振器（１０２）及び単安定素子（１０３）を含むこと、
   前記発振器（１０２）は、発振信号（ＯＳＣ）を供給するように構成し、前記発振信号（ＯＳＣ）の発振周期は、前記スイッチ（１１）の１つの切替えサイクル周期Ｔを決定すること、
   前記単安定素子（１０３）は、前記スイッチ（１１）の第１の導通期間Ｔｎを決定するために、前記発振器（１０２）から前記発振信号（ＯＳＣ）を受信するように構成し、前記第１の導通期間Ｔｎの間、増大した電流（ＩＬ）が前記誘導器（３）を通って流れること、並びに
   前記発振器（１０２）の構成要素及び前記単安定素子（１０３）の構成要素に応じて、前記入力電圧が低下し前記ＤＣ−ＤＣ変換器の入力インピーダンスが増大すると、前記スイッチの前記第１の導通期間Ｔｎと前記発振器の前記発振周期Ｔとの間のデューティ・サイクルｄ＝Ｔｎ／Ｔは減少することを特徴とする、ＤＣ−ＤＣ変換器（１）。
2. 前記発振器（１０２）は、リング発振器であり、前記リング発振器は、Ｎ個の連続する逆変換器段を含み、但し、Ｎは１を超える奇数であり、最後の前記逆変換器段は、最初の前記逆変換器段にループ状に接続することを特徴とする、請求項１に記載のＤＣ−ＤＣ変換器（１）。
3. 前記Ｎ個の逆変換器段は、５と等しいこと、及び出力逆変換器（１０２５）は、前記発振信号（ＯＳＣ）を供給するために最後の前記逆変換器段（１０２４）に接続することを特徴とする、請求項２に記載のＤＣ−ＤＣ変換器（１）。
4. 各前記逆変換器段は、ＲＣネットワークを含み、前記ＲＣネットワークは、対応する逆変換器に接続した抵抗器（Ｒ１０２）及びコンデンサ（Ｃ１０２）から形成することを特徴とする、請求項２に記載のＤＣ−ＤＣ変換器（１）。
5. 各前記逆変換器は、ＰＭＯＳトランジスタ（Ｐ１０２）を含み、前記ＰＭＯＳトランジスタ（Ｐ１０２）は、前記発振器の内部入力電圧端子（Ｖｉｎ＿ｉｎｔ）と接地端子（ＶＳＳ）との間でＮＭＯＳトランジスタ（Ｎ１０２）と直列に組み付けること、前記抵抗器は、一方で、同じ前記逆変換器段の前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに接続し、もう一方で、１つ前の前記逆変換器段の前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのドレインに接続すること、並びに前記コンデンサは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの前記ゲート並びに前記接地端子との間に接続することを特徴とする、請求項４に記載のＤＣ−ＤＣ変換器（１）。
6. 前記単安定素子（１０３）は、Ｍ個の連続遅延段（１０３０、１０３１、１０３２）を含み、前記スイッチ（１１）の前記第１の導通期間Ｔｎを決定し、Ｍは、１を超えるか又は１と等しい整数であることを特徴とする、請求項１に記載のＤＣ−ＤＣ変換器（１）。
7. 前記Ｍ個の遅延段は、３と等しいことを特徴とする、請求項６に記載のＤＣ−ＤＣ変換器（１）。
8. 各前記遅延段は、ＰＭＯＳトランジスタ（Ｐ１０３）から形成した逆変換器及びＲＣネットワークを含み、前記ＰＭＯＳトランジスタ（Ｐ１０３）は、前記単安定素子（１０３）の内部入力電圧端子（Ｖｉｎ＿ｉｎｔ）と接地端子（ＶＳＳ）との間でＮＭＯＳトランジスタ（Ｎ１０３）と直列に組み付けること、並びに前記ＲＣネットワークは、各段の入力と、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートとの間の抵抗器（Ｒ１０３）、並びに前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの前記ゲートに接続し前記接地端子に接続したコンデンサ（Ｃ１０３）を含むこと、並びに各前記段の出力は、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのドレインの接続ノードであることを特徴とする、請求項６に記載のＤＣ−ＤＣ変換器（１）。
9. 各前記遅延段は、ＲＳフリップフロップ（１０３３）を更に含み、前記ＲＳフリップフロップ（１０３３）は、第１の入力で、前記発振器（１０２）から前記発振信号（ＯＳＣ）を受信し、第２の入力で、最後の前記遅延段（１０３２）から出力信号を受信し、出力で制御信号（ＭＯＮＯ）を供給し前記第１の導通期間Ｔｎを決定するようにすることを特徴とする、請求項６に記載のＤＣ−ＤＣ変換器（１）。
10. 最初の前記遅延段（１０３０）は、前記発振器（１０２）から入力逆変換器（１０３４）を介して前記発振信号（ＯＳＣ）を受信すること、前記ＲＳフリップフロップの前記第２の入力は、中間非逆変換器（１０３５）を介して最後の前記遅延段（１０３２）から出力信号を受信すること、及び前記制御信号（ＭＯＮＯ）は、前記単安定素子出力で、前記ＲＳフリップフロップ出力から非逆変換器（１０３６）の出力を介して供給することを特徴とする、請求項９に記載のＤＣ−ＤＣ変換器（１）。
11. 前記スイッチ（１１）は、前記誘導器（３）と接地端子（ＶＳＳ）との間に接続したＮＭＯＳトランジスタ等のＭＯＳトランジスタであり、前記ＭＯＳトランジスタのゲートは、前記制御装置（１０）から制御信号（ＣＴＲＬ）を受信し前記ＭＯＳトランジスタの前記第１の導通期間Ｔｎを制御すること、及び前記ダイオード素子（１２）は、前記誘導器（３）の接続ノード及び前記ＭＯＳトランジスタ（１１）の接続ノードと、前記ＤＣ−ＤＣ変換器の出力端子（Ｖｏｕｔ）との間に接続したショットキー・ダイオードであることを特徴とする、請求項１に記載のＤＣ−ＤＣ変換器（１）。
12. 前記制御装置（１０）は、前記単安定素子（１０３）からの制御信号（ＭＯＮＯ）によって制御する段階生成器（１０４）及び内部電荷ポンプ（１０５）を含み、前記内部電荷ポンプ（１０５）は、前記段階生成器（１０４）からの２つの段階信号（ＰＨＩ１、ＰＨＩ２）によってクロック制御し、制御信号（ＣＴＲＬ）を介してＭＯＳトランジスタである前記スイッチ（１１）を制御することを特徴とする、請求項１に記載のＤＣ−ＤＣ変換器（１）。
13. 前記制御装置（１０）は、ＰＭＯＳトランジスタである入力スイッチ（１００）、前記単安定素子（１０３）、前記段階生成器（１０４）及び前記電荷ポンプ（１０５）を含み、前記ＰＭＯＳトランジスタのソースは、前記電源から前記入力電圧を受け取るために前記変換器の入力電圧端子（Ｖｉｎ）に接続し、前記ＰＭＯＳトランジスタのドレインは、前記発振器（１０２）のための内部入力電圧（Ｖｉｎ＿ｉｎｔ）を供給すること、前記ＰＭＯＳトランジスタ（１００）のゲートは、外部ユニットからの入力信号（ＤＩＳ）によって前記制御装置の入力端子（ＤＩＳ）から制御して、前記ＰＭＯＳトランジスタを導電性にし前記制御装置を動作させるようにするか、又は前記ＰＭＯＳトランジスタを前記制御装置の休止モードで非導電性にすることを特徴とする、請求項１２に記載のＤＣ−ＤＣ変換器（１）。
14. 前記制御装置（１０）は、内部入力電圧線（Ｖｉｎ＿ｉｎｔ）と接地端子（ＶＳＳ）との間に接続した第１のＮＭＯＳトランジスタ（１０１）、及び前記第１のＮＭＯＳトランジスタ（１０１）のゲートと前記接地端子（ＶＳＳ）との間に接続した第２のＮＭＯＳトランジスタ（１０６）も含むこと、並びに前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲートは、前記ＰＭＯＳトランジスタのゲートに接続し、前記ＰＭＯＳトランジスタが非導電性である場合、前記外部ユニットからの前記入力信号（ＤＩＳ）によって導電性にするようにし、前記ＰＭＯＳトランジスタが導電性である場合、前記外部ユニットからの前記入力信号（ＤＩＳ）によって非導電性にするようにすることを特徴とする、請求項１３に記載のＤＣ−ＤＣ変換器（１）。
15. 前記ＤＣ−ＤＣ変換器の主要ブロックの少なくとも前記制御装置（１０）及び前記スイッチ（１１）は、ＣＭＯＳ技術で同じ集積回路内に作製することを特徴とする、請求項１に記載のＤＣ−ＤＣ変換器（１）。
16. 前記入力電圧（Ｖｉｎ）が第１の電圧閾値（Ｖｔｈ１）を下回って降下した場合、前記スイッチ（１１）の前記第１の導通期間Ｔｎと前記発振器（１０２）の前記発振周期Ｔとの間の前記デューティ・サイクルｄ＝Ｔｎ／Ｔは減少し、前記周期Ｔは増大することを特徴とする、請求項１から１５のうちいずれか一項に記載のＤＣ−ＤＣ変換器（１）。
17. 前記第１の導通期間Ｔｎは、前記入力電圧（Ｖｉｎ）が前記第１の電圧閾値（Ｖｔｈ１）よりも低い第２の電圧閾値（Ｖｔｈ２）を下回って降下した場合、増大することを特徴とする、請求項１６に記載のＤＣ−ＤＣ変換器（１）。
18. 前記第１の電圧閾値（Ｖｔｈ１）は、約０．４５Ｖであること、及び前記第２の電圧閾値（Ｖｔｈ２）は、約０．３Ｖであることを特徴とする、請求項１７に記載のＤＣ−ＤＣ変換器（１）。
19. 前記単安定素子（１０３）の前記トランジスタ（Ｎ１０３、Ｐ１０３）は、より低い入力電圧（Ｖｉｎ）で前記第１の導通期間Ｔｎの増大及び前記発振周期Ｔの増大を得るために、前記発振器（１０２）の前記トランジスタ（Ｎ１０２、Ｐ１０２）よりも幅広い寸法で作製することを特徴とする、請求項１７に記載のＤＣ−ＤＣ変換器（１）。
20. 請求項１から１９のうちいずれか一項に記載のＤＣ−ＤＣ変換器（１）の作動方法であって、低始動電力及び電圧を用いる前記変換器は、不連続モードで動作し、変換すべき入力電圧（Ｖｉｎ）を供給する電源（２）に接続した誘導器（３）、前記誘導器に接続し制御装置（１０）によって制御するスイッチ（１１）、並びに出力電圧（Ｖｏｕｔ）を供給するために前記誘導器の接続ノード及び前記スイッチの接続ノードに接続したダイオード素子（１２）を含み、前記方法は、
    −前記誘導器（３）内に増大した電流（ＩＬ）を得るため、前記制御装置の前記単安定素子（１０３）によって決定した第１の導通期間Ｔｎの間の第１の段階において、前記制御装置（１０）からの制御信号（ＣＴＲＬ）によって、前記スイッチ（１１）への導通を制御するステップ、
    −前記誘導器（３）内に減少した電流（ＩＬ）を誘導するため、第２の期間Ｔｐの間の第２の段階において、前記スイッチ（１１）への導通を中断するステップであって、前記減少した電流（ＩＬ）により、前記ダイオード素子を通じて伝達し出力電圧（Ｖｏｕｔ）を供給する、ステップ、及び
    −前記誘導器（３）内の電流がゼロになった後、前記スイッチの切替えサイクル周期Ｔが終了するまで、前記ＤＣ−ＤＣ変換器を出入りする電流のない第３の中性段階を開始するステップ
    を含む方法において、前記スイッチの前記第１の導通期間Ｔｎと、前記発振器の前記発振周期Ｔとの間の前記デューティ・サイクルｄ＝Ｔｎ／Ｔは、前記入力電圧（Ｖｉｎ）が低下すると減少し、前記ＤＣ−ＤＣ変換器の前記入力インピーダンスの増大を得るようにすることを特徴とする、方法。
21. 前記デューティ・サイクルｄは、前記入力電圧（Ｖｉｎ）が第１の電圧閾値（Ｖｔｈ１）を下回って降下し前記発振周期Ｔが増大し前記第１の導通期間Ｔｎの変動がない場合、減少することを特徴とする、請求項２０に記載の方法。
22. 前記第１の導通期間Ｔｎは、前記入力電圧（Ｖｉｎ）が前記第１の電圧閾値（Ｖｔｈ１）よりも低い第２の電圧閾値（Ｖｔｈ２）を下回って降下した場合、増大することを特徴とする、請求項２１に記載の方法。

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