JP5969221B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関し、より詳しくは、出力端子に接続されたバックアップ電池等の外部電源からの逆流電流を防止する逆流電流防止機能を備えたボルテージレギュレータに関する。

図３は、逆流電流防止機能を備えたボルテージレギュレータの回路図である。
逆流電流防止機能を備えたボルテージレギュレータは、基準電圧回路４０１と、エラー・アンプ４０２と、Ｎｃｈトランジスタ４００と、Ｐｃｈトランジスタ４０３、４０４、４０５、４０６と、分圧抵抗４０７，４０８と、比較回路４３０と、を備えている。
電源電圧（ＶＢＡＴ１）は、ＶＤＤ端子とＶＳＳ端子の間に印加される。出力端子ＯＵＴにバックアップ電池４１２と負荷４１３（例えば、半導体記憶装置）が接続されている。

先ず、ＶＤＤ端子とＶＳＳ端子の間に電源電圧が供給されているときの、ボルテージレギュレータの動作を説明する。電源電圧とバックアップ電池４１２の電圧（ＶＢＡＴ２）の関係は、一般には、ＶＢＡＴ１＞ＶＢＡＴ２である。

エラー・アンプ４０２は、出力端子ＯＵＴの出力電圧ＶＯＵＴを抵抗４０７と抵抗４０８で分圧した帰還電圧ＶＦＢと、基準電圧回路４０１が出力する基準電圧Ｖｒｅｆとの差電圧を増幅して、Ｐｃｈトランジスタ４０３のゲートを制御する。出力端子ＯＵＴの出力電圧ＶＯＵＴは一定に保たれる。比較回路４３０は、入力端子１２１に入力される電源電圧と入力端子１２２に入力される出力電圧ＶＯＵＴを比較し、ＣＯＮＴＸ端子１１０とＣＯＮＴ端子１１１に信号を出力する。

図４に、従来の比較回路４３０を示す。比較回路４３０は、定電流回路１０３と、定電流回路１０４と、Ｐｃｈトランジスタ１０１と、Ｐｃｈトランジスタ１０２と、インバータ１０５と、インバータ１０６とインバータ１０８と、レベルシフタ１０７で構成されている。

電源電圧は出力電圧ＶＯＵＴよりも高いので、Ｐｃｈトランジスタ１０１のゲート−ソース間電圧はＰｃｈトランジスタ１０２のゲート−ソース間電圧よりも高い。従って、Ｐｃｈトランジスタ１０２のドレインの電圧は、“Ｌ”レベル（ＶＳＳ端子の電圧）となる。波形整形用のインバータ１０５及び１０６によって、インバータ１０６の出力が接続するＣＯＮＴ端子１１１の電圧は“Ｌ”レベルになる。ＣＯＮＴＸ端子１１０の電圧は、レベルシフタ１０７とインバータ１０８を介するので、“Ｈ”レベル（電源電圧）になる。従って、Ｐｃｈトランジスタ４０５がＯＮし、Ｐｃｈトランジスタ４０６がＯＦＦするので、Ｐｃｈトランジスタ４０３の基板の電圧は電源電圧になる。

次に、電源電圧の供給が減少したときの、ボルテージレギュレータの動作を説明する。電源電圧とバックアップ電池４１２の電圧の関係は、ＶＢＡＴ１＜ＶＢＡＴ２である。
電源電圧が出力電圧ＶＯＵＴよりも下がると、Ｐｃｈトランジスタ１０１のゲート−ソース間電圧がＰｃｈトランジスタ１０２のゲート−ソース間電圧よりも低く。従って、Ｐｃｈトランジスタ１０２のドレインの電位は、“Ｈ”レベル（出力電圧ＶＯＵＴ）となる。波形整形用のインバータ１０５及び１０６によって、インバータ１０６の出力であるＣＯＮＴ端子１１１の電圧は“Ｈ”レベル（出力電圧ＶＯＵＴ）になる。ＣＯＮＴＸ端子１１０の電圧は、レベルシフタ１０７とインバータ１０８を介するので“Ｌ”レベルになる。従って、Ｐｃｈトランジスタ４０５がＯＦＦし、Ｐｃｈトランジスタ４０６がＯＮするので、Ｐｃｈトランジスタ４０３の基板の電圧は出力電圧ＶＯＵＴになる。

即ち、Ｐｃｈトランジスタ４０３の基板（ＮＷＥＬＬ）電位を、電源電圧か出力電圧のどちらか高い側に切り替えることで、電源電圧が出力端子１２２の電圧より下がっても、出力端子ＯＵＴからＰｃｈトランジスタ４０３の基板間の寄生ダイオードを介して電流が流れることを防ぐ（例えば、特許文献１参照）。

特開２０１１−６５６３４号公報

しかしながら、従来の比較回路４３０では、出力端子１２２から流入する逆流電流を極力小さく抑えているため、回路の応答速度は遅い。そのため、急峻な電圧変動に対してＰｃｈトランジスタ４０３の基板電圧を切り替える信号が遅れる、と言う課題があった。例えば、電源電圧が急激に高くなった場合、切り替える信号が遅れている間、Ｐｃｈトランジスタ１０３の基板間の寄生ダイオードを介して、ＶＤＤ端子から出力端子ＯＵＴへ電流が流れ、出力端子ＯＵＴにオーバーシュートが発生してしまう。

そこで、本発明は上記課題を解決して、電源電圧の急峻な変動に対して出力端子ＯＵＴに大きなオーバーシュートを発生することなく、安全な動作が可能な逆流電流防止機能を備えたボルテージレギュレータを提供することを目的としている。

本発明の逆流電流防止機能を備えたボルテージレギュレータは、電源電圧と出力電圧を比較する比較回路に電源電圧の立ち上がりを検出する電源電圧変動検出回路を備え、電源電圧が急激に立ち上がった場合に、比較回路の消費電流を制限する定電流回路の電流を増加させ、応答特性を良くする構成とした。

本発明の逆流電流防止機能を備えたボルテージレギュレータによれば、電源電圧と出力電圧を比較する比較回路４３０の消費電流を制限する定電流回路に、電源電圧の立ち上がりを検出する回路を備えたので、出力端子１２２へ流入する逆流電流を定常的に増大させることなく、電源電圧の変動に対して十分な応答速度をもってＰｃｈトランジスタ４０３の基板電位を切り替えることが出来るという効果がある。

本発明のボルテージレギュレータの比較回路の回路図である。 本発明のボルテージレギュレータの比較回路の電源電圧変動検出回路の一例を示す回路図である。 逆流電流防止機能を備えたボルテージレギュレータの回路図である。 従来の比較回路の回路図である。

本発明を実施するための形態について、図面を参照して説明する。
本発明の逆流電流防止機能を備えたボルテージレギュレータは、図３に示すように、基準電圧回路４０１と、エラー・アンプ４０２と、Ｎｃｈトランジスタ４００と、Ｐｃｈトランジスタ４０３、４０４、４０５、４０６と、分圧抵抗４０７，４０８と、比較回路４３０と、を備えている。

出力トランジスタであるＰｃｈトランジスタ４０３は、ＶＤＤ端子と出力端子ＯＵＴの間に接続されている。出力端子ＯＵＴとＶＳＳ端子の間に、分圧抵抗４０７、４０８と、Ｎｃｈトランジスタ４００が直列に接続されている。エラー・アンプ４０２は、反転入力端子に基準電圧回路４０１の出力端子が接続され、非反転入力端子に分圧抵抗４０７、４０８の接続点が接続され、出力端子はＰｃｈトランジスタ４０３のゲートに接続されている。比較回路４３０は、入力端子１２１にＶＤＤ端子が接続され、入力端子１２２に出力端子ＯＵＴが接続され、入力端子１２３にＶＳＳ端子が接続され、出力端子１１０をＮｃｈトランジスタ４００とＰｃｈトランジスタ４０４、４０６のゲートに接続され、出力端子１１１をＰｃｈトランジスタ４０５のゲートに接続される。Ｐｃｈトランジスタ４０５のソースとドレインは、ＶＤＤ端子とＰｃｈトランジスタ４０３の基板に接続される。Ｐｃｈトランジスタ４０６のソースとドレインは、出力端子ＯＵＴとＰｃｈトランジスタ４０３の基板に接続される。Ｐｃｈトランジスタ４０４のソースとドレインは、出力端子ＯＵＴとＰｃｈトランジスタ４０３のゲートに接続される。

電源電圧（ＶＢＡＴ１）は、ＶＤＤ端子とＶＳＳ端子の間に印加される。出力端子ＯＵＴにバックアップ電池４１２と負荷４１３（例えば、半導体記憶装置）が接続されている。

図１は、本発明に係るボルテージレギュレータの比較回路の回路図である。比較回路４３０は、Ｐｃｈトランジスタ１０１と、Ｐｃｈトランジスタ１０２と、定電流回路１０３と、定電流回路１０４と、インバータ１０５と、インバータ１０６と、インバータ１０８と、レベルシフタ１０７と、電源電圧変動検出回路１０９と、を備えている。

Ｐｃｈトランジスタ１０１は、ゲートがドレインと、Ｐｃｈトランジスタ１０２のゲートと、定電流回路１０３に接続され、ソースがＶＤＤ端子に接続される。Ｐｃｈトランジスタ１０２は、ドレインがインバータ１０５と、定電流回路１０４に接続され、ソースとバックゲートが出力端子１２２に接続される。電源電圧変動検出回路１０９はＶＤＤ端子とＶＳＳ端子１２３の間に接続され、出力端子は定電流回路１０３と定電流回路１０４に接続される。インバータ１０５とインバータ１０６は直列に接続され、電源は出力端子１２２から供給される。インバータ１０６の出力は、レベルシフタ１０７とＣＯＮＴ端子１１１に接続される。レベルシフタ１０７の出力は、インバータ１０８を介してＣＯＮＴＸ端子１１０に接続される。レベルシフタ１０７とインバータ１０８の電源は、ＶＤＤ端子から供給される。

次に、逆流電流防止機能を備えたボルテージレギュレータの動作について説明する。
先ず、ＶＤＤ端子とＶＳＳ端子の間に電源電圧が供給されているときの、ボルテージレギュレータの動作を説明する。電源電圧とバックアップ電池４１２の電圧（ＶＢＡＴ２）の関係は、ＶＢＡＴ１＞ＶＢＡＴ２である。

エラー・アンプ４０２は、出力端子ＯＵＴの出力電圧ＶＯＵＴを抵抗４０７と抵抗４０８で分圧した帰還電圧ＶＦＢと、基準電圧回路４０１が出力する基準電圧Ｖｒｅｆとの差電圧を増幅して、Ｐｃｈトランジスタ４０３のゲートを制御する。出力端子ＯＵＴの出力電圧ＶＯＵＴは一定に保たれる。比較回路４３０は、入力端子１２１に入力される電源電圧と入力端子１２２に入力される出力電圧ＶＯＵＴを比較し、ＣＯＮＴＸ端子１１０とＣＯＮＴ端子１１１に信号を出力する。

電源電圧は出力電圧ＶＯＵＴよりも高いので、Ｐｃｈトランジスタ１０１のゲート−ソース間電圧はＰｃｈトランジスタ１０２のゲート−ソース間電圧よりも高い。従って、Ｐｃｈトランジスタ１０２のドレインの電圧は、“Ｌ”レベル（ＶＳＳ端子の電圧）となる。波形整形用のインバータ１０５及び１０６によって、インバータ１０６の出力が接続するＣＯＮＴ端子１１１の電圧は“Ｌ”レベルになる。ＣＯＮＴＸ端子１１０の電圧は、レベルシフタ１０７とインバータ１０８を介するので、“Ｈ”レベル（電源電圧）になる。従って、Ｎｃｈトランジスタ４００はＯＮして、Ｐｃｈトランジスタ４０４はＯＦＦする。すなわち、ボルテージレギュレータは、通常に動作する。
また、Ｐｃｈトランジスタ４０５がＯＮし、Ｐｃｈトランジスタ４０６がＯＦＦするので、Ｐｃｈトランジスタ４０３の基板の電圧は電源電圧になる。

次に、電源電圧の供給が減少したときの、ボルテージレギュレータの動作を説明する。電源電圧とバックアップ電池４１２の電圧の関係は、ＶＢＡＴ１＜ＶＢＡＴ２である。
電源電圧が出力電圧ＶＯＵＴよりも下がると、Ｐｃｈトランジスタ１０１のゲート−ソース間電圧がＰｃｈトランジスタ１０２のゲート−ソース間電圧よりも低く。従って、Ｐｃｈトランジスタ１０２のドレインの電位は、“Ｈ”レベル（出力電圧ＶＯＵＴ）となる。波形整形用のインバータ１０５及び１０６によって、インバータ１０６の出力であるＣＯＮＴ端子１１１の電圧は“Ｈ”レベル（出力電圧ＶＯＵＴ）になる。ＣＯＮＴＸ端子１１０の電圧は、レベルシフタ１０７とインバータ１０８を介するので“Ｌ”レベルになる。従って、Ｎｃｈトランジスタ４００はＯＦＦして、Ｐｃｈトランジスタ４０４はＯＮする。電源電圧が低下して、エラー・アンプ４０２の出力が不定になったとしても、Ｐｃｈトランジスタ４０３は、Ｐｃｈトランジスタ４０４によってゲートに“Ｈ”レベルの電圧が印加されるので、ＯＦＦしていることが出来る。

また、Ｐｃｈトランジスタ４０５がＯＦＦし、Ｐｃｈトランジスタ４０６がＯＮするので、Ｐｃｈトランジスタ４０３の基板の電圧は出力電圧ＶＯＵＴになる。即ち、Ｐｃｈトランジスタ４０３の基板（ＮＷＥＬＬ）電位を、電源電圧か出力電圧のどちらか高い側に切り替えることで、電源電圧が出力電圧ＶＯＵＴより下がっても、出力端子ＯＵＴからＰｃｈトランジスタ１０３の基板間の寄生ダイオードを介して電流が流れることを防ぐ。

次に、この状態で電源電圧が急峻に高くなった場合の、ボルテージレギュレータの動作を説明する。
Ｐｃｈトランジスタ１０２のドレインの電位は“Ｌ”レベル（ＶＳＳ端子の電位）となるが、その切り替わりに要する時間は定電流回路１０４によって制限される。電源電圧変動検出回路１０９は、電源電圧の変動を検出して、その変動に応じて定電流回路１０３と定電流回路１０４に流れる電流を制御する。すなわち、ＶＤＤ端子の電圧が急峻に高くなった場合、定電流回路１０３と定電流回路１０４に流れる電流を一時的に増加させ、Ｐｃｈトランジスタ１０２のドレインの電位が“Ｌ”レベルに切り替わる時間を短縮する。

以上説明したように、本発明のボルテージレギュレータの比較回路によれば、電源電圧変動検出回路１０９が電源電圧の急峻な変動を検出し、定電流回路１０３と定電流回路１０４に流れる電流を一時的に増加させることによって、ＣＯＮＴ端子１１１とＣＯＮＴＸ端子１１０の信号の切り替わり時間を短縮し、速やかに逆流電流防止機能を働かせることが出来る。従って、バックアップ電池４１２の動作時間に影響を与えることなく、ＶＯＵＴ端子１２２のオーバーシュートの発生を防止することが可能となる。

図２は、本発明のボルテージレギュレータの比較回路の電源電圧変動検出回路の一例を示す回路図である。
電源電圧変動検出回路１０９は、ＶＤＤ端子とＶＳＳ端子の間に直列に接続された、容量２０１と、抵抗素子であるディプレッション型Ｎｃｈトランジスタ３０１と、Ｎｃｈトランジスタ２０３及び２０４で構成されている。定電流回路１０３と定電流回路１０４は、夫々ディプレッション型Ｎｃｈトランジスタ３０２及び３０３と、ディプレッション型Ｎｃｈトランジスタ３０４及び３０５と、で構成されている。

容量２０１とディプレッション型Ｎｃｈトランジスタ３０１は微分回路として機能し、ＶＤＤ端子の変動に応じてＮｃｈトランジスタ２０３及び２０４のゲートを制御する。すなわち、電源電圧が急峻に高くなった場合、ディプレッション型Ｎｃｈトランジスタ３０１のドレインの電圧は高くなって、Ｎｃｈトランジスタ２０３及び２０４のゲートの電圧が高くなってオンするので、定電流回路１０３と定電流回路１０４の電流は増加する。従って、ＣＯＮＴ端子１１１とＣＯＮＴＸ端子１１０の信号の切り替わり時間を短縮し、速やかに逆流電流防止機能を働かせることが出来る。
なお、インバータ１０５以降の回路については、波形整形及びレベル変換された信号を出力できれば、この回路に限定されるものではない。

また、微分回路の抵抗素子として機能するディプレッション型Ｎｃｈトランジスタ３０１と、定電流回路を構成するディプレッション型Ｎｃｈトランジスタ３０２〜３０５は同じディプレッション型Ｎｃｈであるため、製造工程におけるばらつきに相関がある。例えば、ディプレッション型Ｎｃｈトランジスタのしきい値電圧が低くなると、比較回路４３０の応答速度は定常的には遅くなるが、電源電圧の変動に対しては早くなる。従って、製造工程におけるばらつきに対して、比較回路４３０の応答性は比較的小さい相関をもつことが可能となる。従って、微分回路の抵抗素子と定電流回路を構成するトランジスタは、製造工程におけるばらつきに相関があれば、これに限定されない。

１０３、１０４ 定電流回路
１０７ レベルシフタ
１０９ 電源電圧変動検出回路
４０１ 基準電圧回路
４０２ エラー・アンプ
４１３ 負荷
４３０ 比較回路

Claims (1)

1. 電源端子と出力端子の間に設けられた出力トランジスタと、
   基準電圧と前記出力端子の電圧に基づく電圧とを比較し、前記出力端子の電圧が一定になるように前記出力トランジスタのゲート電圧を制御するエラー・アンプと、
   前記出力トランジスタの基板を前記電源端子に接続するための第１トランジスタと、
   前記出力トランジスタの基板を前記出力端子に接続するための第２トランジスタと、
   前記電源端子と前記出力端子の電圧を比較した結果によって、前記第１トランジスタと前記第２トランジスタを切替え制御する比較回路と、
   を備えたボルテージレギュレータであって、
   前記比較回路は、
   ソースが前記電源端子に接続され、ゲートがドレインに接続され、ドレインが第１定電流回路に接続された第３トランジスタと、
   ソースが前記出力端子に接続され、ゲートが前記第３トランジスタのゲートに接続され、ドレインが第２定電流回路と接続された第４トランジスタと、
   入力端子が前記電源端子に接続され、前記電源端子の電圧を検出した結果によって、前記第１定電流回路と前記第２定電流回路の電流を制御する電源電圧変動検出回路と、を備え、
   前記電源電圧変動検出回路は、前記電源端子と接地端子の間に直列に接続された容量素子と抵抗素子と、
   前記抵抗素子の電圧でゲートが制御され、前記第１定電流回路と前記第２定電流回路の電流を制御する第５トランジスタと第６トランジスタと、を備え
   前記抵抗素子は、前記第１定電流回路と前記第２定電流回路を構成する素子と同一の素子で構成され、
   前記第４トランジスタと前記第２定電流回路の接続点の電圧によって、前記第１トランジスタと前記第２トランジスタのゲートを制御し、前記出力トランジスタの基板の電圧を前記電源端子と前記出力端子の電圧のどちらか高いほうに切替えることを特徴とするボルテージレギュレータ。

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