JP6008678B2

JP6008678B2 - ボルテージレギュレータ

Info

Publication number: JP6008678B2
Application number: JP2012217987A
Authority: JP
Inventors: 松田　貴志; 貴志松田; 文傑東
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2012-09-28
Filing date: 2012-09-28
Publication date: 2016-10-19
Anticipated expiration: 2032-09-28
Also published as: US9236732B2; JP2014071717A; US20140091776A1

Description

本発明は、ボルテージレギュレータのオーバーシュート検知回路に関する。

従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す回路図である。

従来のボルテージレギュレータは、電源端子１と、グラウンド端子２と、出力端子３と、基準電圧回路１０と、差動増幅回路２０と、オーバーシュート検知回路３０と、ＰＭＯＳトランジスタ３１、４０と、抵抗５１、５２で構成されている。

オーバーシュート検知回路３０は、抵抗５１、５２で分圧されたフィードバック電圧と基準電圧回路１０の基準電圧とを比較する。そして、フィードバック電圧が基準電圧よりも低い場合、オーバーシュート検知回路３０はＨＩＧＨを出力しＰＭＯＳトランジスタ３１をオフさせる。出力電圧にオーバーシュートが発生し、フィードバック電圧が基準電圧よりも高くなった時、オーバーシュート検知回路３０はＬＯＷを出力しＰＭＯＳトランジスタ３１をオンさせる。その結果、ＰＭＯＳトランジスタ４０はオフし、オーバーシュートが大きくなることを防ぐことができる（例えば特許文献１参照）。

特開２００５−３０１４３９号公報

しかしながら、従来の技術では、以下のような課題があった。
オーバーシュート検知回路３０の応答速度を早くするためには、オーバーシュート検知回路３０に常時十分な電流を流す必要があるので、消費電流が大きくなる。オーバーシュート検知回路３０の消費電流を抑えると、オーバーシュート検知回路３０の応答速度が遅くなり、オーバーシュートを早く抑えることが困難になる。

本発明は上記課題に鑑みてなされ、低消費電流でありながら、オーバーシュート検知回路の応答速度が速いボルテージレギュレータを提供する。

本発明のオーバーシュート検知回路を備えたボルテージレギュレータは、基準電圧と出力トランジスタの出力電圧を分圧した分圧電圧との差を増幅して出力して出力トランジスタのゲートを制御する差動増幅回路と、出力トランジスタの出力電圧のオーバーシュートを検出するオーバーシュート検知回路と、を備え、オーバーシュート検知回路は、電源変動を検出する容量と、基準電圧と分圧電圧から出力トランジスタに発生したオーバーシュートを検出して出力トランジスタをオフさせる信号を出力するコンパレータと、コンパレータに接続され、容量から電源変動を検出した信号を受信した時はオンしてコンパレータに動作電流を流し、信号を受信しないときはオフしてコンパレータに動作電流を流さないように第一の電流源を制御する第一のトランジスタと、第一のトランジスタのゲートに接続されたプルダウン回路と、を備えた。

本発明のオーバーシュート検知回路を備えたボルテージレギュレータは、オーバーシュート検知回路が、通常状態では電流を消費せず、電源変動後一定期間だけ動作するので、低消費電流でありがなら、オーバーシュートを低減することができるという効果がある。

第一の実施形態のボルテージレギュレータを示す回路図である。第二の実施形態のボルテージレギュレータを示す回路図である。第三の実施形態のボルテージレギュレータを示す回路図である。従来のボルテージレギュレータを示す回路図である。

以下、本発明のボルテージレギュレータについて図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、オーバーシュート検知回路３０と、差動増幅回路２０と、基準電圧１０と、抵抗５１、５２と、ＰＭＯＳトランジスタ３１、４０と、電源端子１と、グラウンド端子２と、出力端子３で構成されている。オーバーシュート検知回路３０はＰＭＯＳトランジスタ３２、３３と、ＮＭＯＳトランジスタ３４、３５、１０３と、抵抗３７、１０２と、定電流源３６と、容量１０１で構成されている。ＰＭＯＳトランジスタ３２、３３と、ＮＭＯＳトランジスタ３４、３５と、定電流源３６でコンパレータを構成している。ここで、定電流源３６は、出力端子のオーバーシュートを素早く低減することが出来るように、コンパレータの応答速度を十分早くするだけの電流を流すことが出来る。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。
差動増幅回路２０は、反転入力端子は基準電圧回路１０に接続され、非反転入力端子は抵抗５１と５２の接続点に接続され、出力端子はＰＭＯＳトランジスタ３１のドレインとＰＭＯＳトランジスタ４０のゲートに接続される。ＰＭＯＳトランジスタ４０は、ソースは電源に接続され、ドレインは出力端子３と抵抗５１のもう一方の端子に接続される。基準電圧１０のもう一方の端子はグランド端子２に接続される。抵抗５２は、もう一方の端子はグランド端子２に接続される。ＰＭＯＳトランジスタ３２は、ソースは電源端子１に接続され、ゲートはＰＭＯＳトランジスタ３３のゲートとドレインとＮＭＯＳトランジスタ３５のドレインに接続され、ドレインはＮＭＯＳトランジスタ３４のドレインとＰＭＯＳトランジスタ３１のゲートと抵抗３７の一方の端子に接続される。ＰＭＯＳトランジスタ３１のソースは電源１に接続され、抵抗３７のもう一方の端子は電源端子１に接続される。ＰＭＯＳトランジスタ３３のソースは電源１に接続される。ＮＭＯＳトランジスタ３４は、ゲートは抵抗５１と５２の接続点に接続され、ソースはＮＭＯＳトランジスタ３５のソースと、定電流源３６に接続される。ＮＭＯＳトランジスタ３５は、ゲートは差動増幅回路２０の反転入力端子に接続される。ＮＭＯＳトランジスタ１０３は、ソースはグラウンド端子２に接続され、ドレインは定電流源３６に接続される。容量１０１は、一方の端子は電源端子１に接続され、もう一方の端子は抵抗１０２とＮＭＯＳトランジスタ１０３のゲートに接続される。抵抗１０２のもう一方の端子はグラウンド端子２に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
抵抗５１と５２は、出力端子３の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路２０は基準電圧回路１０の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるように出力トランジスタとして動作するＰＭＯＳトランジスタ４０のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして差動増幅回路１０２の出力信号（ＰＭＯＳトランジスタ４０のゲート電圧）が高くなり、ＰＭＯＳトランジスタ４０はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御する。このような定常状態ではＮＭＯＳトランジスタ１０３はオフしオーバーシュート検知回路３０は消費電流をまったく消費しない。

電源端子１の電圧が変化し電源変動が起きると、容量１０１を介してＮＭＯＳトランジスタ１０３のゲートが吊り上げられ、ＮＭＯＳトランジスタ１０３をオンさせる。すると、ＰＭＯＳトランジスタ３２、３３と、ＮＭＯＳトランジスタ３４、３５と、定電流源３６で構成されるコンパレータが起動する。電源変動によって出力端子３にオーバーシュートが発生し、分圧電圧Ｖｆｂが出力電圧Ｖｒｅｆより大きくなると、コンパレータがこれを検知してコンパレータの出力にＬｏの信号を出力する。こうして、ＰＭＯＳトランジスタ３１をオンさせＰＭＯＳトランジスタ４０のゲートを電源電圧に吊り上げ、ＰＭＯＳトランジスタ４０をオフさせて出力端子３に発生したオーバーシュートを抑える。

電源変動が発生してから一定時間がたつと、ＮＭＯＳトランジスタ１０３のゲート電圧は抵抗１０２によって下げられ、ＮＭＯＳトランジスタ１０３を一定時間後にオフさせる。ＮＭＯＳトランジスタをオフさせることでコンパレータはオフされ、抵抗３７によってコンパレータの出力がプルアップされＰＭＯＳトランジスタ３１もオフさせる。こうして、電源変動後コンパレータに電流が流れることを止め、電流が消費されることを防ぐことができる。

なお、抵抗３７は抵抗素子に限ったものでなくプルアップできるものであればどのような構成であってもよい。抵抗１０２は抵抗素子に限ったものでなくプルダウンできるものであればどのような構成であってもよい。

以上により、電源変動が発生すると出力端子にオーバーシュートが起きるよりも十分早くコンパレータを起動し、出力端子に発生したオーバーシュートを低減することができる。また、定常状態では、コンパレータをオフさせオーバーシュート検知回路で電流が消費されることを防ぐことができる。

＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、コンパレータのオンオフを制御する位置を変更した点である。すなわち、ＮＭＯＳトランジスタ１０３に、抵抗３０１とＰＭＯＳトランジスタ３０２を追加し、ＰＭＯＳトランジスタ３０２でコンパレータのオンオフを制御する構成とした。

次に、第二の実施形態のボルテージレギュレータの接続について説明する。ＮＭＯＳトランジスタ１０３のドレインは、ＰＭＯＳトランジスタ３０２のゲートと抵抗３０１の一方の端子に接続される。抵抗３０１のもう一方の端子は、電源端子１に接続される。ＰＭＯＳトランジスタ３０２は、ソースは電源端子１に接続され、ドレインはＰＭＯＳトランジスタ３３のソースとＰＭＯＳトランジスタ３２のソースに接続される。その他の回路構成及び接続は、第一の実施形態と同様である。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。定常状態での動作は第一の実施形態と同様であり、ＮＭＯＳトランジスタ１０３はオフされ、ＰＭＯＳトランジスタ３０２のゲートはプルアップされる。従って、ＰＭＯＳトランジスタ３０２もオフするので、オーバーシュート検知回路３０は、動作電流がまったく流れない。

電源端子１の電圧が変化し電源変動が起きると、容量１０１を介してＮＭＯＳトランジスタ１０３のゲートが吊り上げられ、ＮＭＯＳトランジスタ１０３をオンさせＰＭＯＳトランジスタ３０２もオンさせる。すると、ＰＭＯＳトランジスタ３２、３３と、ＮＭＯＳトランジスタ３４、３５と、定電流源３６で構成されるコンパレータが起動する。電源変動によって出力端子３にオーバーシュートが発生し、分圧電圧Ｖｆｂが出力電圧Ｖｒｅｆより大きくなると、コンパレータがこれを検知してコンパレータの出力にＬｏの信号を出力する。こうして、ＰＭＯＳトランジスタ３１をオンさせＰＭＯＳトランジスタ４０のゲートを電源電圧に吊り上げ、ＰＭＯＳトランジスタ４０をオフさせて出力端子３に発生したオーバーシュートを抑える。

電源変動が発生してから一定時間がたつと、ＮＭＯＳトランジスタ１０３のゲート電圧は抵抗１０２によって下げられ、ＮＭＯＳトランジスタ１０３を一定時間後にオフさせる。ＮＭＯＳトランジスタをオフさせることでＰＭＯＳトランジスタ３０２のゲートをプルアップし、ＰＭＯＳトランジスタ３０２がオフさせコンパレータをオフさせる。抵抗３７によってコンパレータの出力がプルアップされＰＭＯＳトランジスタ３１もオフさせる。こうして、電源変動後コンパレータに電流が流れることを止め、電流が消費されることを防ぐことができる。

なお、抵抗３７、３０１は抵抗素子に限ったものでなくプルアップできるものであればどのような構成であってもよい。抵抗１０２は抵抗素子に限ったものでなくプルダウンできるものであればどのような構成であってもよい。

＜第三の実施形態＞
図３は、第三の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、コンパレータをオンオフ制御するのではなく、動作電流の量を制御する回路構成に変更した点である。すなわち、定電流源３６を定電流源３６ａと定電流源３６ｂに分割し、ＮＭＯＳトランジスタ１０３を定電流源３６ｂに接続した。ここで、定電流源３６ａはコンパレータが動作できる程度の少ない電流を流し、定電流源３６ｂは出力端子のオーバーシュートを素早く低減するために多くの電流を流すように設計する。そして、コンパレータは常に動作しているので、出力端子をプルアップする抵抗３７は削除した。

次に、第三の実施形態のボルテージレギュレータの接続について説明する。定電流源３６ａと定電流源３６ｂは、ＮＭＯＳトランジスタ３４のソースとＮＭＯＳトランジスタ３５のソースに接続される。定電流源３６ａのもう一方の端子は、グラウンド端子２に接続される。定電流源３６ｂのもう一方の端子は、ＮＭＯＳトランジスタ１０３のドレインに接続される。その他の回路構成及び接続は、第一の実施形態と同様である。

次に、第三の実施形態のボルテージレギュレータの動作について説明する。定常状態での動作は第一の実施形態と同様であり、ＮＭＯＳトランジスタ１０３はオフして、コンパレータは定電流源３６ａが流す電流で動作する。従って、オーバーシュート検知回路３０が消費する電流を小さく抑えることができる。

電源端子１の電圧が変化し電源変動が起きると、容量１０１を介してＮＭＯＳトランジスタ１０３のゲートが吊り上げられ、ＮＭＯＳトランジスタ１０３はオンする。コンパレータは、動作電流が定電流源３６ａと定電流源３６ｂの電流になるので、高速動作が可能となる。電源変動によって出力端子３にオーバーシュートが発生し、分圧電圧Ｖｆｂが出力電圧Ｖｒｅｆより大きくなると、コンパレータがこれを検知してコンパレータの出力にＬｏの信号を出力する。こうして、ＰＭＯＳトランジスタ３１をオンさせＰＭＯＳトランジスタ４０のゲートを電源電圧に吊り上げ、ＰＭＯＳトランジスタ４０をオフさせて出力端子３に発生したオーバーシュートを抑える。

電源変動が発生してから一定時間がたつと、ＮＭＯＳトランジスタ１０３のゲート電圧は抵抗１０２によって下げられ、ＮＭＯＳトランジスタ１０３を一定時間後にオフさせる。こうして、電源変動後コンパレータに電流で消費する電流を小さく抑える。
なお、抵抗１０２は抵抗素子に限ったものでなくプルダウンできるものであればどのような構成であってもよい。

以上により、電源変動が発生すると出力端子にオーバーシュートが起きるよりも十分早くコンパレータが高速動作可能な状態にし、出力端子に発生したオーバーシュートを低減することができる。また、定常状態では、コンパレータで消費する電流を小さく抑えオーバーシュート検知回路で消費される電流を小さく抑えることができる。

１０基準電圧回路
２０差動増幅回路
３０オーバーシュート検知回路

Claims

基準電圧と出力トランジスタの出力電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する差動増幅回路と、
前記出力トランジスタの出力電圧のオーバーシュートを検出するオーバーシュート検知回路と、を備えたボルテージレギュレータであって、
前記オーバーシュート検知回路は、
電源変動を検出する容量と、
前記基準電圧と前記分圧電圧から前記出力トランジスタに発生したオーバーシュートを検出し、前記出力トランジスタをオフさせる信号を出力するコンパレータと、
前記コンパレータに接続され、前記容量から電源変動を検出した信号を受信した時はオンして前記コンパレータに動作電流を流し、前記信号を受信しないときはオフして前記コンパレータに動作電流を流さないように第一の電流源を制御する第一のトランジスタと、
前記第一のトランジスタのゲートに接続されたプルダウン回路と、
前記コンパレータの出力端子にゲートが接続され、前記出力トランジスタのゲートにドレインが接続された第二のトランジスタと、
前記コンパレータの出力端子に接続されたプルアップ回路と、
を備えたことを特徴とするボルテージレギュレータ。