JP6986999B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関する。

ボルテージレギュレータは、出力電圧のオーバーシュートを抑制するオーバーシュート抑制回路を備えている。出力電圧のオーバーシュートは、ボルテージレギュレータの出力電圧が所定の設定出力電圧よりも低い状態、即ち、非レギュレーション状態のときに発生しやすい。

従って、オーバーシュート抑制回路は、コンパレータで構成された非レギュレーション検出回路を備え、非レギュレーション状態を検出しているときにオーバーシュートを抑制する（例えば、特許文献１参照）。

特開２０１５−７９０３号公報

しかしながら、特許文献１のボルテージレギュレータは、非レギュレーション検出回路のコンパレータが常に電流を流すため、定常的に消費電流を低下させることが難しいという課題がある。

本発明は上記課題に鑑みて為され、消費電流が小さいオーバーシュート抑制回路を備えたボルテージレギュレータを提供することを目的とする。

本発明のボルテージレギュレータは、帰還電圧と基準電圧が入力され出力トランジスタのゲート電圧を制御する誤差増幅器と、出力トランジスタの出力電流に応じた電流で動作する差動増幅回路を備えた非レギュレーション検出回路と、非レギュレーション検出回路からの非レギュレーションを検出したことを示す信号によってオーバーシュート検出動作を有効にするオーバーシュート検出回路を有するオーバーシュート抑制回路と、を備えたことを特徴とする。

本発明のボルテージレギュレータによれば、非レギュレーション検出回路の差動増幅回路をレギュレーション状態ではテイル電流がほとんど流れない構成としたので、レギュレーション状態での消費電流を小さくすることができる。

本発明の実施形態のボルテージレギュレータを示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態のボルテージレギュレータを示す回路図である。

本実施形態のボルテージレギュレータ１００は、電圧入力端子１と、電圧出力端子２と、接地端子３と、出力トランジスタ１０と、帰還回路を成す抵抗１１、１２と、基準電圧回路１３、１４と、誤差増幅器１５と、非レギュレーション検出回路１６と、オーバーシュート検出回路１７と、ＰＭＯＳトランジスタ１８と、を備えている。

非レギュレーション検出回路１６は、差動増幅回路と出力インバータを備えている。差動増幅回路は、センストランジスタを成すＰＭＯＳトランジスタ２０と、差動対を成すＰＭＯＳトランジスタ２１、２２と、能動負荷回路を成しカレントミラー回路を構成するＮＭＯＳトランジスタ２３、２４と、を備えている。出力インバータは、ＮＭＯＳトランジスタ２５と、定電流源２６と、を備えている。

オーバーシュート検出回路１７とトランジスタ１８は、オーバーシュート抑制回路を構成する。

ボルテージレギュレータ１００の構成要素の接続について説明する。
出力トランジスタ１０は、ソースが電圧入力端子１に接続され、ドレインが電圧出力端子２に接続され、ゲートが誤差増幅器１５の出力端子に接続される。抵抗１１と抵抗１２は、電圧出力端子２と接地端子３の間に直列に接続される。抵抗１１と抵抗１２の接続点は、帰還電圧Ｖｆｂを出力するノードＮ１とする。誤差増幅器１５は、非反転入力端子にノードＮ１が接続され、反転入力端子に基準電圧回路１３の出力端子が接続される。非レギュレーション検出回路１６は、第一入力端子に基準電圧回路１４の出力端子が接続され、第二入力端子に誤差増幅器１５の出力端子が接続される。オーバーシュート検出回路１７は、第一入力端子に非レギュレーション検出回路１６の出力端子が接続され、第二入力端子にノードＮ１が接続され、出力端子がＰＭＯＳトランジスタ１８のゲートに接続される。ＰＭＯＳトランジスタ１８は、ソースが電圧入力端子１に接続され、ドレインが出力トランジスタ１０のゲートに接続される。

ＰＭＯＳトランジスタ２０は、ソースが電圧入力端子１に接続され、ゲートが誤差増幅器１５の出力端子に接続され、ドレインがＰＭＯＳトランジスタ２１、２２のソースに接続される。ＰＭＯＳトランジスタ２１は、ゲートが基準電圧回路１４の出力端子に接続され、ドレインがＮＭＯＳトランジスタ２３のゲートとドレインに接続される。ＰＭＯＳトランジスタ２２は、ゲートが誤差増幅器１５の出力端子に接続され、ドレインがＮＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２３は、ソースが接地端子３に接続される。ＮＭＯＳトランジスタ２４は、ゲートがＮＭＯＳトランジスタ２３のゲートに接続され、ソースが接地端子３に接続される。ＮＭＯＳトランジスタ２５は、ドレインが定電流源２６を介して電圧入力端子１に接続され、ゲートがＮＭＯＳトランジスタ２２のドレインに接続され、ソースが接地端子３に接続される。

非レギュレーション検出回路１６は、ＮＭＯＳトランジスタ２５のドレインが出力端子、ＰＭＯＳトランジスタ２１のゲートが第一入力端子、ＰＭＯＳトランジスタ２２のゲートが第二入力端子である。

かかる構成のボルテージレギュレータ１００の動作について、以下に説明する。
基準電圧回路１３は、接地端子３の電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ１を出力する。基準電圧回路１４は、接地端子３の電圧Ｖｓｓを基準とした基準電圧Ｖｒｅｆ２を出力する。

ボルテージレギュレータ１００の電圧入力端子１の入力電圧Ｖｉｎが十分に高く、レギュレーション状態にある時、電圧出力端子２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆ１に基いて帰還回路の抵抗１１、１２の抵抗比で決まる所望の出力電圧に制御される。この時、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１が一致するように、誤差増幅器１５は、出力トランジスタ１０のゲート電圧を電圧Ｖ１に制御する。レギュレーション状態において、電圧Ｖ１は、入力電圧Ｖｉｎから出力トランジスタ１０のゲート・ソース間電圧だけ低い電圧となる。基準電圧Ｖｒｅｆ２は、電圧Ｖ１より低い電圧に設定される。従って、レギュレーション状態では、非レギュレーション検出回路１６は、レギュレーション状態を示すＨレベルの信号を出力する。オーバーシュート検出回路１７は、非レギュレーション検出回路１６の信号がＨレベルである時、帰還電圧Ｖｆｂに関わらずＰＭＯＳトランジスタ１８がオフするようにＰＭＯＳトランジスタ１８のゲート電圧を制御する。

ＰＭＯＳトランジスタ２０は、出力トランジスタ１０の出力電流に比例した電流をテイル電流として差動増幅回路の差動対に出力する。ＰＭＯＳトランジスタ２０は、出力トランジスタ１０よりも十分に小さいサイズに設計する。

レギュレーション状態で出力電流が小さい時、上記したようなＰＭＯＳトランジスタ２０は、その電流値はほぼゼロとなるので、テイル電流をほとんど流さない。テイル電流が流れていないとき、ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４、２５はオフする。ＮＭＯＳトランジスタ２５がオフすると、定電流源２６により、非レギュレーション検出回路１６の信号はＨレベルに固定される。従って、出力電流が小さい時はＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２５の電流値がほぼゼロとなるため、非レギュレーション検出回路１６はほとんど回路電流を流さない。

一方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの設定電圧を下回ると、ボルテージレギュレータ１００は非レギュレーション状態になる。この時、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆ１よりも低いので、誤差増幅器１５は出力トランジスタ１０のゲート電圧Ｖ１を０Ｖ付近に引き下げる。電圧Ｖ１が０Ｖ付近になると、ＰＭＯＳトランジスタ２０がオンするため、テイル電流が流れて非レギュレーション検出回路１６内の各トランジスタがバイアスされる。

また、基準電圧Ｖｒｅｆ２より電圧Ｖ１の方が低いため、テイル電流は差動対のＰＭＯＳトランジスタ２２側に流れ、ＮＭＯＳトランジスタ２５のゲート電圧が高くなり、ＮＭＯＳトランジスタ２５はオンする。従って、非レギュレーション検出回路１６は、非レギュレーション状態を示すＬレベルの信号を出力する。

オーバーシュート検出回路１７は、非レギュレーション検出回路１６からＬレベルの信号を受けると、出力電圧Ｖｏｕｔのオーバーシュート検出を有効にする。オーバーシュート検出回路１７は、入力電圧Ｖｉｎの変動によって出力電圧Ｖｏｕｔがオーバーシュートしたことを、帰還電圧Ｖｆｂが上昇することで検出する。オーバーシュート検出回路１７は、オーバーシュートを検出すると、ＰＭＯＳトランジスタ１８がオンする信号を出力して、出力トランジスタ１０のオン抵抗を高くすることで、出力電圧Ｖｏｕｔのオーバーシュートを抑制する。

以上説明したように、ボルテージレギュレータ１００は、非レギュレーション検出回路１６の差動増幅回路の動作電流を出力電流に応じた電流としたので、レギュレーション状態では消費電流が小さく、且つ、非レギュレーション状態では非レギュレーションを検出するのに十分な動作電流が流れるので、出力電圧のオーバーシュートを抑制することが可能となる。

また、非レギュレーション検出回路１６は、出力回路をＮＭＯＳトランジスタ２５と定電流源２６で構成したので、レギュレーション状態では出力回路に電流が流れないので、消費電流が小さくすることが出来る。

次に、実施形態のボルテージレギュレータの変形例について説明する。
図２は、本実施形態のボルテージレギュレータの他の例を示す回路図である。

図２のボルテージレギュレータ１００は、非レギュレーション検出回路１６が定電流源２７〜２９を備えている。なお、図１に示すボルテージレギュレータ１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

定電流源２７は、ＮＭＯＳトランジスタ２５のゲートと接地端子３との間に接続される。

図２のボルテージレギュレータ１００は、ＮＭＯＳトランジスタ２５のゲートを定電流源２７でプルダウンしたので、レギュレーション状態で出力電流が非常に小さく差動増幅回路の出力が不定になるような時であっても、非レギュレーション検出回路１６の出力を確実にＨレベルにすることが出来る。

従って、図２のボルテージレギュレータ１００は、定電流源２７を備えたので、レギュレーション状態における非レギュレーション検出回路１６の出力をより安定化させることが出来る。

定電流源２８は、ＮＭＯＳトランジスタ２３と並列に、ＮＭＯＳトランジスタ２３のドレインと接地端子３との間に接続される。

ＮＭＯＳトランジスタ２３と並列に接続された定電流源２８は、ＮＭＯＳトランジスタ２４と並列に定電流源２７が接続されていることによって生じる差動増幅回路の入力オフセット電圧を抑制するのに有効である。

定電流源２９は、ＰＭＯＳトランジスタ２０と直列に接続される。

非レギュレーション状態において出力トランジスタのゲート電圧Ｖ１が０Ｖ付近に引き下げられるため、ＰＭＯＳトランジスタ２０は、ゲート・ソース間電圧が大きくなり、オン抵抗が小さくなる。そのため、非レギュレーション検出回路１６の差動増幅回路のテイル電流が大きくなるため、ボルテージレギュレータ１００は、非レギュレーション状態における消費電流が大きくなる。ＰＭＯＳトランジスタ２０と直列に接続された定電流源２９は、差動増幅回路に流すテイル電流を非レギュレーション状態を検出するために必要な電流値に制限できるので、消費電流の増加を抑制することが出来る。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

例えば、非レギュレーション検出回路１６の差動対への入力電圧を、出力トランジスタのゲートの電圧Ｖ１ではなく、電圧Ｖ１をレベルシフトした別の電圧としてもよい。また例えば、非レギュレーション検出回路１６の出力インバータは、ＮＭＯＳトランジスタ２５と定電流源２６を備えているとしたが、誤差増幅回路の出力論理が逆であればＰＭＯＳトランジスタと定電流源で構成しても良い。その場合は、非レギュレーション検出回路の出力論理を固定するための定電流源は、ＰＭＯＳトランジスタのゲートをプルアップするように接続すれば良い。

また、基準電圧回路１４は、ＰＭＯＳトランジスタ２０と同様の構成のトランジスタで動作電流を供給されてもよい。このようにすると、ボルテージレギュレータ１００は、レギュレーション状態での消費電流を更に削減することが出来る。

１ 電圧入力端子
２ 電圧出力端子
３ 接地端子
１０ 出力トランジスタ
１３、１４ 基準電圧回路
１５ 誤差増幅器
１６ 非レギュレーション検出回路
１７ オーバーシュート検出回路

Claims (5)

1. オーバーシュート抑制機能を備えたボルテージレギュレータであって、
   出力トランジスタが出力する出力電圧に基いた帰還電圧を出力する帰還回路と、
   前記帰還電圧と基準電圧が入力され、前記出力トランジスタのゲート電圧を制御する誤差増幅器と、
   前記出力トランジスタの出力電流に応じた電流で動作する差動増幅回路と、前記差動増幅回路の出力端子に接続された出力インバータを有し、前記出力トランジスタのゲート電圧に基づき前記ボルテージレギュレータの非レギュレーション状態を検出する非レギュレーション検出回路と、
   前記非レギュレーション検出回路から非レギュレーションを検出したことを示す信号を受けるとオーバーシュート検出動作を有効にするオーバーシュート検出回路を有するオーバーシュート抑制回路と、
   を備えたことを特徴とするボルテージレギュレータ。
2. 前記非レギュレーション検出回路は、
   前記出力トランジスタとゲートを共通にするセンストランジスタを備え、
   前記センストランジスタが前記差動増幅回路の動作電流を流す
   ことを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記非レギュレーション検出回路は、
   前記センストランジスタと直列に第一の定電流源を備えた
   ことを特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記非レギュレーション検出回路は、
   前記差動増幅回路の出力端子に接続された第二の定電流源を備えた
   ことを特徴とする請求項１〜３のいずれかに記載のボルテージレギュレータ。
5. 前記非レギュレーション検出回路は、
   前記出力トランジスタの出力電流に応じた電流で動作する基準電圧回路を備えた
   ことを特徴とする請求項１〜４のいずれかに記載のボルテージレギュレータ。

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