JP6688648B2 - 電流検出回路 - Google Patents

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Description

本発明は、電流検出回路に関し、特に、電流測定抵抗に所定電流が流れたことを検出する電流検出回路に関する。
図２に従来の電流検出回路２００の回路図を示す。
従来の電流検出回路２００は、電流流入端子２０３と、基準端子２０２と、電流測定抵抗２４１と、電流検出部２５１とを備えている。
電流検出部２５１は、電圧入力端子２０４と、基準端子電圧入力端子２０６と、基準電圧回路２０と、電圧比較回路２６１と、出力端子２０５とで構成されている。
電流流入端子２０３と基準端子２０２は、電流測定抵抗２４１を介して接続され、さらに、電圧入力端子２０４と基準端子電圧入力端子２０６にそれぞれ接続されている。
基準電圧回路２０は、基準端子電圧入力端子２０６と電圧比較回路２６１のマイナス入力端子との間に設けられ、基準端子電圧入力端子２０６の電圧を基準とした基準電圧Ｖｒｅｆを電圧比較回路２６１のマイナス入力端子に供給する。電圧入力端子２０４は、電圧比較回路２６１のプラス入力端子に接続され、電圧比較回路２６１の出力は、出力端子２０５に接続されている。
上記のように構成された従来の電流検出回路２００は、以下のように動作する。
電流流入端子２０３から電流測定抵抗２４１を介して基準端子２０２へ測定電流が流れることにより、電流測定抵抗２４１の一端に発生した電圧が電圧入力端子２０４に入力され、この入力電圧と基準電圧Ｖｒｅｆとが電圧比較回路２６１で比較される。
測定電流が検出電流値に達すると、電圧入力端子２０４の電圧が基準電圧Ｖｒｅｆを超えるため電圧比較回路２６１の出力がハイレベルとなり、出力端子２０５からハイレベルの電流検出信号が出力される（例えば、特許文献１の図２を参照）。
特開２００５−２４１４６３号公報
上記のような従来の電流検出回路２００において、電圧比較回路２６１は、通常、少なくとも差動増幅回路とバッファ回路とを備えて構成されるため、電圧比較回路２６１における消費電流が大きい。
また、小型化と低コスト化のため、電流測定抵抗２４１には、なるべく低い抵抗値の抵抗を採用するのが望ましい。しかし、電流測定抵抗２４１の抵抗値が低いと、測定電流が流れた際に電流測定抵抗２４１に発生する電圧が低くなることから、この電圧と比較される基準電圧回路２０の電圧Ｖｒｅｆも低い電圧値にする必要がある。このため、図示はしていないが、基準電圧回路２０は、内部で作成した一定電圧をブリーダ抵抗で１０分の１程度に分圧することで、０．１Ｖ以下の電圧の基準電圧Ｖｒｅｆを出力するよう構成される。このような低い電圧値の基準電圧Ｖｒｅｆをブリーダ抵抗を用いて生成するためには、電源端子とＧＮＤ端子間に接続されたブリーダ抵抗に電流を流さなければならず、消費電流の増加につながる。
このように、従来の電流検出回路２００では、消費電流が非常に大きくなってしまうという課題がある。
本発明の電流検出回路は、電源端子と、ＧＮＤ端子と、測定電流入力端子と、出力端子と、ゲートが第２のＰＭＯＳトランジスタのドレインに共通接続され、ソースが前記電源端子に共通接続された第１乃至第３のＰＭＯＳトランジスタと、ゲートが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記ＧＮＤ端子に接続された第１のＮＭＯＳトランジスタと、一端が前記第１のＰＭＯＳトランジスタのドレインに接続され、他端が前記第１のＮＭＯＳトランジスタのドレインに接続された第１の抵抗と、ドレインが前記第２のＰＭＯＳトランジスタのドレインと前記共通接続された第１乃至第３のＰＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、前記第１のＮＭＯＳトランジスタのしきい値電圧よりも低いしきい値電圧を有する第２のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタのソースと前記ＧＮＤ端子との間に接続された前記第１の抵抗よりも低い抵抗値の第２の抵抗と、ドレインが前記出力端子及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続され、前記第２のＮＭＯＳトランジスタのしきい値電圧と同じしきい値電圧を有する第３のＮＭＯＳトランジスタと、一端が前記測定電流入力端子及び前記第３のＮＭＯＳトランジスタのソースに接続され、他端が前記ＧＮＤ端子に接続された電流測定抵抗と、ゲートが前記第１の抵抗の一端に接続され、ドレインが前記電流測定抵抗の一端に接続され、ソースが前記ＧＮＤ端子に接続された第４のＮＭＯＳトランジスタとを備えることを特徴とする。
本発明の電流検出回路によれば、従来の電流検出回路と比べ、電源端子からＧＮＤ端子への電流パスを少なくすることができる。そのため、従来の電流検出回路よりも消費電流を削減することが可能となる。
本実施形態の電流検出回路を示す回路図である。 従来の電流検出回路を示す回路図である。
以下、本実施形態について図面を参照して説明する。
図１は、本実施形態の電流検出回路１００を示す回路図である。
本実施形態の電流検出回路１００は、電源端子１０１と、ＧＮＤ端子１０２と、測定電流入力端子１０３と、電流測定抵抗接続端子１０４と、出力端子１０５と、ＰＭＯＳトランジスタ１１３と、ＮＭＯＳトランジスタ１２３及び１２４と、電流測定抵抗１４１と、基準電圧回路１０とで構成されている。ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１２３は、比較出力回路を構成する。
電源端子１０１には、電源からプラスの電圧が供給され、ＧＮＤ端子１０２には、電源からマイナスの電圧が供給されている。
基準電圧回路１０は、ＰＭＯＳトランジスタ１１１及び１１２と、ＮＭＯＳトランジスタ１２１及び１２２と、抵抗１３１及び１３２とを備えて構成されている。
ＰＭＯＳトランジスタ１１１、１１２、及び１１３は、ゲートがＰＭＯＳトランジスタ１１２のドレインに共通接続され、ソースが電源端子１０１に共通接続されている。ＮＭＯＳトランジスタ１２１は、ゲートがＰＭＯＳトランジスタ１１１のドレインに接続され、ソースがＧＮＤ端子１０２に接続されている。抵抗１３１は、一端がＰＭＯＳトランジスタ１１１のドレインに接続され、他端がＮＭＯＳトランジスタ１２１のドレインに接続されている。ＮＭＯＳトランジスタ１２２は、ドレインがＰＭＯＳトランジスタ１１２のドレインに接続され、ゲートがＮＭＯＳトランジスタ１２１のドレインに接続されている。抵抗１３２は、ＮＭＯＳトランジスタ１２２のソースとＧＮＤ端子１０２との間に接続されている。
ＮＭＯＳトランジスタ１２３は、ドレインが出力端子１０５及びＰＭＯＳトランジスタ１１３のドレインに接続され、ゲートがＮＭＯＳトランジスタ１２２のゲートに接続されている。電流測定抵抗接続端子１０４は、測定電流入力端子１０３及びＮＭＯＳトランジスタ１２３のソースに接続されている。電流測定抵抗１４１は、一端が電流測定抵抗接続端子１０４に接続され、他端がＧＮＤ端子１０２に接続されている。ＮＭＯＳトランジスタ１２４は、ゲートが抵抗１３１の一端に接続され、ドレインが電流測定抵抗接続端子１０４に接続され、ソースがＧＮＤ端子１０２に接続されている。
ＮＭＯＳトランジスタ１２１及び１２４は、通常のしきい値電圧を有し、ＮＭＯＳトランジスタ１２２及び１２３のしきい値電圧は、ＮＭＯＳトランジスタ１２１及び１２４よりも低い。
上記のように構成された電流検出回路１００において、基準電圧回路１０では、しきい値電圧の低いＮＭＯＳトランジスタ１２２に流れる電流が、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１１とで構成されるカレントミラー回路により、ＰＭＯＳトランジスタ１１１のドレイン電流にコピーされる。このＰＭＯＳトランジスタ１１１のドレイン電流は、抵抗１３１を介して通常のしきい値電圧であるＮＭＯＳトランジスタ１２１に流れる。
ここで、ＮＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２１の駆動能力を同じにし、両ＮＭＯＳトランジスタが飽和動作している場合、両ＮＭＯＳトランジスタのオーバードライブ電圧が同じとなる。このため、抵抗１３１と抵抗１３２にかかる電圧の合計値が両ＮＭＯＳトランジスタのしきい値電圧の差となる。従って、ＮＭＯＳトランジスタ１２２と抵抗１３２との接続点Ｎに、両ＮＭＯＳトランジスタのしきい値電圧の差より低い電圧の基準電圧ＶＲＥＦを生成することができる。
なお、抵抗１３１の抵抗値に対して抵抗１３２の抵抗値を低くすると、基準電圧ＶＲＥＦの電圧値を更に低くすることができる。
基準電圧ＶＲＥＦが抵抗１３２にかかることで流れる電流は、ＰＭＯＳトランジスタ１１２を介してＰＭＯＳトランジスタ１１３のドレイン電流にコピーされる。
ＰＭＯＳトランジスタ１１３のドレイン電流よりもＮＭＯＳトランジスタ１２３が流せるドレイン電流が大きい場合、出力端子１０５は電流測定抵抗接続端子１０４の電圧となり、ＧＮＤ端子１０２の電圧に近い値となる。一方、ＰＭＯＳトランジスタ１１３のドレイン電流よりもＮＭＯＳトランジスタ１２３が流せるドレイン電流が小さい場合、出力端子１０５は電源端子１０１の電圧となる。
ここで例えば、ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３の駆動能力を同じに、ＮＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２３の駆動能力を同じに、ＮＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２４の駆動能力を同じに設定する。
これにより、基準電圧ＶＲＥＦよりも電流測定抵抗１４１の電圧が低い場合、ＰＭＯＳトランジスタ１１３のドレイン電流よりもＮＭＯＳトランジスタ１２３が流せるドレイン電流が大きくなるので、出力端子１０５からはＧＮＤ端子１０２の電圧に近い電圧が出力される。基準電圧ＶＲＥＦよりも電流測定抵抗１４１の電圧が高い場合、ＰＭＯＳトランジスタ１１３のドレイン電流よりもＮＭＯＳトランジスタ１２３が流せるドレイン電流が小さくなるので、出力端子１０５からは電源端子１０１の電圧が出力される。
また、ＮＭＯＳトランジスタ１２４には、ＰＭＯＳトランジスタ１１３のドレイン電流と同じ電流がコピーされる。このため、ＰＭＯＳトランジスタ１１３のドレイン電流は、ＮＭＯＳトランジスタ１２４へ流れ、電流測定抵抗１４１には流れない。従って、電流測定抵抗１４１には測定電流入力端子１０３から入力された電流のみが流れるため、測定電流以外の誤差電流の影響を排除できる。
上述のような本実施形態の電流検出回路１００によれば、従来の電流検出回路のように、電源端子からＧＮＤ端子への電流パスを多く必要とする電圧比較回路を用いることなく、基準電圧ＶＲＥＦと電流測定抵抗を用いたＩ−Ｖ変換で発生した電圧とを比較し、電流測定抵抗に所定電流が流れたことを検出することが可能となる。したがって、消費電流を大幅に削減することができる。
なお、本実施形態において、各ＰＭＯＳトランジスタや各ＮＭＯＳトランジスタの駆動能力が同じであるとして説明したが、これに限定されるものではない。例えば、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３の駆動能力比とＮＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２３の駆動能力比が同じであればよく、また例えば、ＮＭＯＳトランジスタ１２４の流す電流はＰＭＯＳトランジスタ１１３の流す電流と同じであれば良い。
また、抵抗１３２の抵抗値は、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１１のミラー比に応じて変更すれば良い。
更に、本実施形態において、抵抗１３１や抵抗１３２にかかる電圧は、両ＮＭＯＳトランジスタのしきい値電圧の温度変化がほぼ等しいため、温度に対して変化しない。また、抵抗１３１と抵抗１３２を同じ材料とすることで、抵抗１３２にかかる電圧は温度に対して変化しない。よって、接続点Ｎに温度変化の少ない基準電圧ＶＲＥＦをＧＮＤ端子１０２基準で生成することができるという効果も得られる。
１０ 基準電圧回路
１０１ 電源端子
１０２ ＧＮＤ端子
１０３ 測定電流入力端子
１０４ 電流測定抵抗接続端子
１０５ 出力端子
１１１、１１２、１１３ ＰＭＯＳトランジス
１２１、１２４ ＮＭＯＳトランジスタ
１２２、１２３ 低しきい値ＮＭＯＳトランジスタ
１３１、１３２ 抵抗素子
１４１ 電流測定抵抗

Claims (2)

  1. 電源端子と、
    ＧＮＤ端子と、
    測定電流入力端子と、
    出力端子と、
    ゲートが第２のＰＭＯＳトランジスタのドレインに共通接続され、ソースが前記電源端子に共通接続された第１乃至第３のＰＭＯＳトランジスタと、
    ゲートが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記ＧＮＤ端子に接続された第１のＮＭＯＳトランジスタと、
    一端が前記第１のＰＭＯＳトランジスタのドレインに接続され、他端が前記第１のＮＭＯＳトランジスタのドレインに接続された第１の抵抗と、
    ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、前記第１のＮＭＯＳトランジスタのしきい値電圧よりも低いしきい値電圧を有する第２のＮＭＯＳトランジスタと、
    前記第２のＮＭＯＳトランジスタのソースと前記ＧＮＤ端子との間に接続された第２の抵抗と、
    ドレインが前記出力端子及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続され、前記第２のＮＭＯＳトランジスタのしきい値電圧と同じしきい値電圧を有する第３のＮＭＯＳトランジスタと、
    一端が前記測定電流入力端子及び前記第３のＮＭＯＳトランジスタのソースに接続され、他端が前記ＧＮＤ端子に接続された電流測定抵抗と、
    ゲートが前記第１の抵抗の一端に接続され、ドレインが前記電流測定抵抗の一端に接続され、ソースが前記ＧＮＤ端子に接続された第４のＮＭＯＳトランジスタと、
    を備えることを特徴とする電流検出回路。
  2. 前記第２の抵抗の抵抗値は、前記第１の抵抗よりも低い抵抗値である
    ことを特徴とする請求項１に記載の電流検出回路。
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