KR102195985B1 - 전류 검출 회로 - Google Patents

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Abstract

(과제) 전류 측정 저항에 소정 전류가 흐른 것을 저소비 전류로 검출하는 것이 가능한 전류 검출 회로를 제공한다.
(해결 수단) 상이한 임계값 전압을 갖는 2 개의 NMOS 트랜지스터와 저항을 갖고, 그 저항에 기준 전압을 발생시키는 기준 전압 회로와, 기준 전압 회로를 구성하는 직렬로 접속된 PMOS 트랜지스터, NMOS 트랜지스터 및 저항과 동일하게 직렬로 접속된 PMOS 트랜지스터, NMOS 트랜지스터 및 측정용 저항으로 이루어지고 비교 결과를 출력하는 비교 출력 회로를 구비한다.

Description

전류 검출 회로{CURRENT DETECTION CIRCUIT}
본 발명은, 전류 검출 회로에 관한 것으로서, 특히 전류 측정 저항에 소정 전류가 흐른 것을 검출하는 전류 검출 회로에 관한 것이다.
도 2 에 종래의 전류 검출 회로 (200) 의 회로도를 나타낸다.
종래의 전류 검출 회로 (200) 는, 전류 유입 단자 (203) 와, 기준 단자 (202) 와, 전류 측정 저항 (241) 과, 전류 검출부 (251) 를 구비하고 있다.
전류 검출부 (251) 는, 전압 입력 단자 (204) 와, 기준 단자 전압 입력 단자 (206) 와, 기준 전압 회로 (20) 와, 전압 비교 회로 (261) 와, 출력 단자 (205) 로 구성되어 있다.
전류 유입 단자 (203) 와 기준 단자 (202) 는, 전류 측정 저항 (241) 을 개재하여 접속되고, 또한, 전압 입력 단자 (204) 와 기준 단자 전압 입력 단자 (206) 에 각각 접속되어 있다.
기준 전압 회로 (20) 는, 기준 단자 전압 입력 단자 (206) 와 전압 비교 회로 (261) 의 마이너스 입력 단자 사이에 형성되고, 기준 단자 전압 입력 단자 (206) 의 전압을 기준으로 한 기준 전압 (Vref) 을 전압 비교 회로 (261) 의 마이너스 입력 단자에 공급한다. 전압 입력 단자 (204) 는, 전압 비교 회로 (261) 의 플러스 입력 단자에 접속되고, 전압 비교 회로 (261) 의 출력은, 출력 단자 (205) 에 접속되어 있다.
상기와 같이 구성된 종래의 전류 검출 회로 (200) 는, 이하와 같이 동작한다.
전류 유입 단자 (203) 로부터 전류 측정 저항 (241) 을 통하여 기준 단자 (202) 에 측정 전류가 흐름으로써, 전류 측정 저항 (241) 의 일단에 발생한 전압이 전압 입력 단자 (204) 에 입력되고, 이 입력 전압과 기준 전압 (Vref) 이 전압 비교 회로 (261) 에서 비교된다.
측정 전류가 검출 전류값에 도달하면, 전압 입력 단자 (204) 의 전압이 기준 전압 (Vref) 을 초과하기 때문에 전압 비교 회로 (261) 의 출력이 하이 레벨이 되고, 출력 단자 (205) 로부터 하이 레벨의 전류 검출 신호가 출력된다 (예를 들어, 특허문헌 1 의 도 2 를 참조).
일본 공개특허공보 2005-241463호
상기와 같은 종래의 전류 검출 회로 (200) 에 있어서, 전압 비교 회로 (261) 는, 통상적으로 적어도 차동 증폭 회로와 버퍼 회로를 구비하여 구성되기 때문에, 전압 비교 회로 (261) 에 있어서의 소비 전류가 크다.
또, 소형화와 저비용화를 위해, 전류 측정 저항 (241) 에는, 가능한 한 낮은 저항값의 저항을 채용하는 것이 바람직하다. 그러나, 전류 측정 저항 (241) 의 저항값이 낮으면, 측정 전류가 흘렀을 때에 전류 측정 저항 (241) 에 발생하는 전압이 낮아지는 점에서, 이 전압과 비교되는 기준 전압 회로 (20) 의 전압 (Vref) 도 낮은 전압값으로 할 필요가 있다. 이 때문에, 도시는 되어 있지 않지만, 기준 전압 회로 (20) 는, 내부에서 작성한 일정 전압을 블리더 저항으로 10 분의 1 정도로 분압함으로써, 0.1 V 이하의 전압의 기준 전압 (Vref) 을 출력하도록 구성된다. 이와 같은 낮은 전압값의 기준 전압 (Vref) 을 블리더 저항을 사용하여 생성하기 위해서는, 전원 단자와 GND 단자 사이에 접속된 블리더 저항에 전류를 흐르게 해야만 하여, 소비 전류의 증가로 이어진다.
이와 같이, 종래의 전류 검출 회로 (200) 에서는, 소비 전류가 매우 커진다는 과제가 있다.
본 발명의 전류 검출 회로는, 상이한 임계값 전압을 갖는 2 개의 NMOS 트랜지스터와 저항을 갖고, 그 저항에 기준 전압을 발생시키는 기준 전압 회로와, 기준 전압 회로를 구성하는 직렬로 접속된 PMOS 트랜지스터, NMOS 트랜지스터 및 저항과 동일하게 직렬로 접속된 PMOS 트랜지스터, NMOS 트랜지스터 및 측정용 저항으로 이루어지고 비교 결과를 출력하는 비교 출력 회로를 구비하는 것을 특징으로 한다.
본 발명의 전류 검출 회로에 의하면, 종래의 전류 검출 회로와 비교하여, 전원 단자에서 GND 단자로의 전류 패스를 줄일 수 있다. 그 때문에, 종래의 전류 검출 회로보다 소비 전류를 삭감하는 것이 가능해진다.
도 1 은 본 실시형태의 전류 검출 회로를 나타내는 회로도이다.
도 2 는 종래의 전류 검출 회로를 나타내는 회로도이다.
이하, 본 실시형태에 대해 도면을 참조하여 설명한다.
도 1 은 본 실시형태의 전류 검출 회로 (100) 를 나타내는 회로도이다.
본 실시형태의 전류 검출 회로 (100) 는, 전원 단자 (101) 와, GND 단자 (102) 와, 측정 전류 입력 단자 (103) 와, 전류 측정 저항 접속 단자 (104) 와, 출력 단자 (105) 와, PMOS 트랜지스터 (113) 와, NMOS 트랜지스터 (123 및 124) 와, 전류 측정 저항 (141) 과, 기준 전압 회로 (10) 로 구성되어 있다. PMOS 트랜지스터 (113) 와 NMOS 트랜지스터 (123) 는, 비교 출력 회로를 구성한다.
전원 단자 (101) 에는, 전원으로부터 플러스의 전압이 공급되고, GND 단자 (102) 에는, 전원으로부터 마이너스의 전압이 공급되고 있다.
기준 전압 회로 (10) 는, PMOS 트랜지스터 (111 및 112) 와, NMOS 트랜지스터 (121 및 122) 와, 저항 (131 및 132) 을 구비하여 구성되어 있다.
PMOS 트랜지스터 (111, 112 및 113) 는, 게이트가 공통 접속되고, 소스가 전원 단자 (101) 에 공통 접속되어 있다. NMOS 트랜지스터 (121) 는, 게이트가 PMOS 트랜지스터 (111) 의 드레인에 접속되고, 소스가 GND 단자 (102) 에 접속되어 있다. 저항 (131) 은, 일단이 PMOS 트랜지스터 (111) 의 드레인에 접속되고, 타단이 NMOS 트랜지스터 (121) 의 드레인에 접속되어 있다. NMOS 트랜지스터 (122) 는, 드레인이 PMOS 트랜지스터 (112) 의 드레인에 접속되고, 게이트가 NMOS 트랜지스터 (121) 의 드레인에 접속되어 있다. 저항 (132) 은, NMOS 트랜지스터 (122) 의 소스와 GND 단자 (102) 사이에 접속되어 있다.
NMOS 트랜지스터 (123) 는, 드레인이 출력 단자 (105) 및 PMOS 트랜지스터 (113) 의 드레인에 접속되고, 게이트가 NMOS 트랜지스터 (122) 의 게이트에 접속되어 있다. 전류 측정 저항 접속 단자 (104) 는, 측정 전류 입력 단자 (103) 및 NMOS 트랜지스터 (123) 의 소스에 접속되어 있다. 전류 측정 저항 (141) 은, 일단이 전류 측정 저항 접속 단자 (104) 에 접속되고, 타단이 GND 단자 (102) 에 접속되어 있다. NMOS 트랜지스터 (124) 는, 게이트가 저항 (131) 의 일단에 접속되고, 드레인이 전류 측정 저항 접속 단자 (104) 에 접속되고, 소스가 GND 단자 (102) 에 접속되어 있다.
NMOS 트랜지스터 (121 및 124) 는, 통상적인 임계값 전압을 갖고, NMOS 트랜지스터 (122 및 123) 의 임계값 전압은, NMOS 트랜지스터 (121 및 124) 보다 낮다.
상기와 같이 구성된 전류 검출 회로 (100) 에 있어서, 기준 전압 회로 (10) 에서는, 임계값 전압이 낮은 NMOS 트랜지스터 (122) 에 흐르는 전류가, PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (111) 로 구성되는 커런트 미러 회로에 의해, PMOS 트랜지스터 (111) 의 드레인 전류에 카피된다. 이 PMOS 트랜지스터 (111) 의 드레인 전류는, 저항 (131) 을 통하여 통상적인 임계값 전압인 NMOS 트랜지스터 (121) 에 흐른다.
여기서, NMOS 트랜지스터 (122) 와 NMOS 트랜지스터 (121) 의 구동 능력을 동일하게 하고, 양 NMOS 트랜지스터가 포화 동작하고 있는 경우, 양 NMOS 트랜지스터의 오버 드라이브 전압이 동일해진다. 이 때문에, 저항 (131) 과 저항 (132) 에 걸리는 전압의 합계값이 양 NMOS 트랜지스터의 임계값 전압의 차가 된다. 따라서, NMOS 트랜지스터 (122) 와 저항 (132) 의 접속점 (N) 에, 양 NMOS 트랜지스터의 임계값 전압의 차보다 낮은 전압의 기준 전압 (VREF) 을 생성할 수 있다.
또한, 저항 (131) 의 저항값에 대하여 저항 (132) 의 저항값을 낮게 하면, 기준 전압 (VREF) 의 전압값을 더욱 낮게 할 수 있다.
기준 전압 (VREF) 이 저항 (132) 에 걸림으로써 흐르는 전류는, PMOS 트랜지스터 (112) 를 통하여 PMOS 트랜지스터 (113) 의 드레인 전류에 카피된다.
PMOS 트랜지스터 (113) 의 드레인 전류보다 NMOS 트랜지스터 (123) 가 흐르게 할 수 있는 드레인 전류가 큰 경우, 출력 단자 (105) 는 전류 측정 저항 접속 단자 (104) 의 전압이 되고, GND 단자 (102) 의 전압에 가까운 값이 된다. 한편, PMOS 트랜지스터 (113) 의 드레인 전류보다 NMOS 트랜지스터 (123) 가 흐르게 할 수 있는 드레인 전류가 작은 경우, 출력 단자 (105) 는 전원 단자 (101) 의 전압이 된다.
여기서 예를 들어, PMOS 트랜지스터 (111) 와 PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (113) 의 구동 능력을 동일하게, NMOS 트랜지스터 (122) 와 NMOS 트랜지스터 (123) 의 구동 능력을 동일하게, NMOS 트랜지스터 (121) 와 NMOS 트랜지스터 (124) 의 구동 능력을 동일하게 설정한다.
이로써, 기준 전압 (VREF) 보다 전류 측정 저항 (141) 의 전압이 낮은 경우, PMOS 트랜지스터 (113) 의 드레인 전류보다 NMOS 트랜지스터 (123) 가 흐르게 할 수 있는 드레인 전류가 커지므로, 출력 단자 (105) 로부터는 GND 단자 (102) 의 전압에 가까운 전압이 출력된다. 기준 전압 (VREF) 보다 전류 측정 저항 (141) 의 전압이 높은 경우, PMOS 트랜지스터 (113) 의 드레인 전류보다 NMOS 트랜지스터 (123) 가 흐르게 할 수 있는 드레인 전류가 작아지므로, 출력 단자 (105) 로부터는 전원 단자 (101) 의 전압이 출력된다.
또, NMOS 트랜지스터 (124) 에는, PMOS 트랜지스터 (113) 의 드레인 전류와 동일한 전류가 카피된다. 이 때문에, PMOS 트랜지스터 (113) 의 드레인 전류는, NMOS 트랜지스터 (124) 에 흐르고, 전류 측정 저항 (141) 에는 흐르지 않는다. 따라서, 전류 측정 저항 (141) 에는 측정 전류 입력 단자 (103) 로부터 입력된 전류만이 흐르기 때문에, 측정 전류 이외의 오차 전류의 영향을 배제할 수 있다.
상기 서술한 바와 같은 본 실시형태의 전류 검출 회로 (100) 에 의하면, 종래의 전류 검출 회로와 같이, 전원 단자에서 GND 단자로의 전류 패스를 많이 필요로 하는 전압 비교 회로를 사용하지 않고, 기준 전압 (VREF) 과 전류 측정 저항을 사용한 I-V 변환으로 발생시킨 전압을 비교하여, 전류 측정 저항에 소정 전류가 흐른 것을 검출하는 것이 가능해진다. 따라서, 소비 전류를 대폭 삭감할 수 있다.
또한, 본 실시형태에 있어서, 각 PMOS 트랜지스터나 각 NMOS 트랜지스터의 구동 능력이 동일한 것으로 하여 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들어, PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (113) 의 구동 능력비와 NMOS 트랜지스터 (122) 와 NMOS 트랜지스터 (123) 의 구동 능력비가 동일하면 되며, 또 예를 들어, NMOS 트랜지스터 (124) 가 흐르게 하는 전류는 PMOS 트랜지스터 (113) 가 흐르게 하는 전류와 동일하면 된다.
또, 저항 (132) 의 저항값은, PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (111) 의 미러비에 따라 변경하면 된다.
또한, 본 실시형태에 있어서, 저항 (131) 이나 저항 (132) 에 걸리는 전압은, 양 NMOS 트랜지스터의 임계값 전압의 온도 변화가 거의 동등하기 때문에, 온도에 대하여 변화하지 않는다. 또, 저항 (131) 과 저항 (132) 을 동일한 재료로 함으로써, 저항 (132) 에 걸리는 전압은 온도에 대하여 변화하지 않는다. 따라서, 접속점 (N) 에 온도 변화가 적은 기준 전압 (VREF) 을 GND 단자 (102) 기준으로 생성시킬 수 있다는 효과도 얻어진다.
10 : 기준 전압 회로
101 : 전원 단자
102 : GND 단자
103 : 측정 전류 입력 단자
104 : 전류 측정 저항 접속 단자
105 : 출력 단자
111, 112, 113 : PMOS 트랜지스터
121, 124 : NMOS 트랜지스터
122, 123 : NMOS 트랜지스터
131, 132 : 저항 소자
141 : 전류 측정 저항

Claims (3)

  1. 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터와 직렬로 접속된 제 1 PMOS 트랜지스터와 저항을 갖고, 상기 저항에 기준 전압을 발생시키는 기준 전압 회로와,
    상기 제 1 PMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터 및 상기 저항과 동일한 관계로 접속된 제 2 PMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 측정용 저항과,
    상기 제 2 PMOS 트랜지스터의 드레인과 상기 제 3 NMOS 트랜지스터의 드레인에 형성된 출력 단자를 구비하고,
    상기 제 2 PMOS 트랜지스터의 게이트는 상기 제 1 PMOS 트랜지스터의 게이트와 접속되고, 상기 제 3 NMOS 트랜지스터의 게이트는 상기 제 2 NMOS 트랜지스터의 게이트와 접속되고,
    상기 저항에 발생하는 전압과 측정 전류 입력 단자로부터 상기 측정용 저항에 흐르는 전류에 의해 발생하는 전압을 비교한 결과를 상기 출력 단자로부터 출력하는 것을 특징으로 하는 전류 검출 회로.
  2. 전원 단자와,
    GND 단자와,
    측정 전류 입력 단자와,
    출력 단자와,
    게이트가 공통 접속되고, 소스가 상기 전원 단자에 공통 접속된 제 1 내지 제 3 PMOS 트랜지스터와,
    게이트가 상기 제 1 PMOS 트랜지스터의 드레인에 접속되고, 소스가 상기 GND 단자에 접속된 제 1 NMOS 트랜지스터와,
    일단이 상기 제 1 PMOS 트랜지스터의 드레인에 접속되고, 타단이 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 제 1 저항과,
    드레인이 상기 제 2 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 1 NMOS 트랜지스터의 드레인에 접속되고, 상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터의 소스와 상기 GND 단자 사이에 접속된 제 2 저항과,
    드레인이 상기 출력 단자 및 상기 제 3 PMOS 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 NMOS 트랜지스터의 게이트에 접속되고, 상기 제 2 NMOS 트랜지스터의 임계값 전압과 동일한 임계값 전압을 갖는 제 3 NMOS 트랜지스터와,
    일단이 상기 측정 전류 입력 단자 및 상기 제 3 NMOS 트랜지스터의 소스에 접속되고, 타단이 상기 GND 단자에 접속된 전류 측정 저항과,
    게이트가 상기 제 1 저항의 일단에 접속되고, 드레인이 상기 전류 측정 저항의 일단에 접속되고, 소스가 상기 GND 단자에 접속된 제 4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전류 검출 회로.
  3. 제 2 항에 있어서,
    상기 제 2 저항의 저항값은, 상기 제 1 저항보다 낮은 저항값인 것을 특징으로 하는 전류 검출 회로.
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