JP2016162216A - 基準電圧回路 - Google Patents

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Abstract

【課題】温度変化に対する変化か少なく、かつ、低いＧＮＤ端子基準の電圧を、低電圧から低消費電流で出力できる基準電圧回路を提供する。
【解決手段】カレントミラー回路で接続された、ゲートが第一の抵抗を介してドレインに接続され第１のＮＭＯＳトランジスタと、ゲートが第１のＮＭＯＳトランジスタのドレインに接続され、ソースが第二の抵抗を介してＧＮＤ端子に接続され、しきい値電圧が第１のＮＭＯＳトランジスタのしきい値電圧よりも低い第２のＮＭＯＳトランジスタと、を備え、第２のＮＭＯＳトランジスタのソースから基準電圧を出力する構成とした。
【選択図】図１

Description

本発明は、温度変化に対する変化が少なく、かつ、非常に低いＧＮＤ端子基準の電圧を、低消費電流で出力できる基準電圧回路に関する。
図２に従来の基準電圧回路の回路図を示す。従来の基準電圧回路は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３と、ＰＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ２０１と、抵抗１０４と抵抗２０２と、出力端子１０８とで構成される。ＮＭＯＳトランジスタ１０２は、ゲートとドレインが抵抗１０４を介して接続され、ドレインはさらに、ＮＭＯＳトランジスタ１０３のゲートに接続され、ゲートはさらにＰＭＯＳトランジスタ１０６のドレイに接続される。ＮＭＯＳトランジスタ１０３は、ドレインがＰＭＯＳトランジスタ１０７のドレインとゲートとＰＭＯＳトランジスタ１０６のゲートとＰＭＯＳトランジスタ２０１のゲートに接続され、ソースはＧＮＤ端子１０１ソースがＧＮＤ端子１０１に接続される。ＰＭＯＳトランジスタ１０６は、ソースが電源端子１００に接続される。ＰＭＯＳトランジスタ１０７は、ソースが電源端子１００に接続される。ＰＭＯＳトランジスタ２０１は、ドレインが抵抗２０２を介してＧＮＤ端子１０１に接続され、ドレインはさらに出力端子１０８に接続され、ソースが電源端子１００に接続される。電源端子１００は、電源からプラスの電圧が供給され、ＧＮＤ端子１０１は、電源からマイナスの電圧が供給される。ＮＭＯＳトランジスタ１０２のしきい値電圧は、ＮＭＯＳタランジスタ１０３のしきい値電圧よりも高く、抵抗１０４の抵抗値は、抵抗２０２の抵抗値よりも高い構成である。
上記構成の従来の基準電圧回路は、しきい値電圧の低いＮＭＯＳトランジスタ１０３に流れる電流が、ＰＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０６とで構成されるカレントミラー回路にて、ＰＭＯＳトランジスタ１０６のドレイン電流にコピーされる。ＰＭＯＳトランジスタ１０６のドレイン電流は、抵抗１０４を介して通常のしきい値電圧であるＮＭＯＳトランジスタ１０２に流れる。このため、ＮＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０２の駆動能力を同じにし、両ＮＭＯＳトランジスタが飽和動作している場合、両ＮＭＯＳトランジスタのオーバードライブ電圧が同じとなる。このため、抵抗１０４に、両ＮＭＯＳトランジスタのしきい値電圧の差の電圧がかかる。この抵抗１０４にかかる電圧は、両ＮＭＯＳトランジスタのしきい値電圧の温度変化がほぼ等しいため、温度に対して変化しない（例えば、特許文献１の図１を参照）。この抵抗１０４にかかる電圧に基づいた電圧を、ＧＮＤ端子基準で出力端子１０８へ出力するために追加する回路が、ＰＭＯＳトランジスタ２０１と抵抗２０２で構成される回路である。この回路を追加することで、抵抗１０４に流れる電流がＰＭＯＳトランジスタ２０１のドレイン電流にコピーされるので、抵抗２０２に抵抗１０４に流れる電流と同じ値の電流が流れる。このため、抵抗１０４と抵抗２０２を同じ材料とし、抵抗１０４の抵抗値に対する抵抗２０２の抵抗値を何分の１かに設定することで、抵抗１０４にかかる電圧を何分の１かに減らした電圧をＧＮＤ端子１０１基準で出力端子１０８から出力することができる。
また、上記構成の従来の基準電圧回路の最低動作電圧は、ＮＭＯＳトランジスタ１０３ないし、ＰＭＯＳトランジスタ１０６が飽和動作できる電源電圧となる。よって、ＰＭＯＳトランジスタ１０７のしきい値電圧の絶対値とオーバードライブ電圧を足した電圧に、ＮＭＯＳトランジスタ１０３のオーバードライブ電圧を足した電圧か、ＮＭＯＳタオランジスタ１０２のしきい値電圧とオーバードライブ電圧を足した電圧に、ＰＭＯＳトランジスタ１０６のオーバードライブ電圧を足した電圧かのいずれか高い電圧となる。ここで、オーバードライブ電圧を無視できるくらい小さく設計すれば、最低動作電圧は、ＰＭＯＳトランジスタ１０７のしきい値電圧の絶対値か、ＮＭＯＳトランジスタ１０２のしきい値電圧のいずれか高い方の電圧まで低下させることができる。
特開２００１−３０８３０６号公報
上述したように、従来の基準電圧回路は、出力電圧の温度変化が少なく、低電圧動作が可能であるが、ＧＮＤ端子基準で出力電圧を出力する場合、追加の回路が必要となり、その追加回路分の消費電流が増加してしまう課題があった。
上記従来の課題を解決するために、本発明の基準電圧回路は、以下のような構成とした。
カレントミラー回路で接続された、ゲートが第一の抵抗を介してドレインに接続され第１のＮＭＯＳトランジスタと、ゲートが第１のＮＭＯＳトランジスタのドレインに接続され、ソースが第二の抵抗を介してＧＮＤ端子に接続され、しきい値電圧が第１のＮＭＯＳトランジスタのしきい値電圧よりも低い第２のＮＭＯＳトランジスタと、を備え、第２のＮＭＯＳトランジスタのソースから基準電圧を出力する構成とした基準電圧回路。
本発明の基準電圧回路によれば、従来に基準電圧回路の様に、ＧＮＤ端子基準の出力電圧を出力するために必要であった回路を追加する必要が無い。このため、従来の基準電圧回路よりもこの追加回路分の消費電流を少くすることができる。
また、出力する基準電圧の電圧値が非常に低い場合は、最低動作電圧は、従来の基準電圧回路からほとんど増加しない。
本実施形態の基準電圧回路を示す回路図である。 従来の基準電圧回路を示す回路図である。
図１は、本実施形態の基準電圧回路を示す回路図である。本実施形態の基準電圧回路は、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３と、ＰＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０７と、抵抗１０４と抵抗１０５と、出力端子１０８を備えている。
ＮＭＯＳトランジスタ１０２は、ゲートとドレインが抵抗１０４を介して接続され、ドレインはさらにＮＭＯＳトランジスタ１０３のゲートに接続され、ゲートはさらにＰＭＯＳトランジスタ１０６のドレイに接続される。ＮＭＯＳトランジスタ１０３は、ドレインがＰＭＯＳトランジスタ１０７のドレイン及びゲートとＰＭＯＳトランジスタ１０６のゲートとに接続され、ソースは抵抗１０５を介してＧＮＤ端子１０１に接続される。ＰＭＯＳトランジスタ１０６は、ソースが電源端子１００に接続される。ＰＭＯＳトランジスタ１０７は、ソースが電源端子１００に接続される。ＮＭＯＳトランジスタ１０３のソースは、基準電圧回路の出力端子１０８に接続される。
電源端子１００は、電源からプラスの電圧が供給される。ＧＮＤ端子１０１は、電源からマイナスの電圧が供給される。ＮＭＯＳトランジスタ１０２のしきい値電圧は、ＮＭＯＳタランジスタ１０３のしきい値電圧よりも高く、抵抗１０４の抵抗値は、抵抗１０５の抵抗値よりも高い構成である。ＰＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０６は、カレントミラー回路を構成する。
上記構成の本実施形態の基準電圧回路は、以下のように動作して基準電圧を出力する。
しきい値電圧の低いＮＭＯＳトランジスタ１０３に流れる電流が、カレントミラー回路にてＰＭＯＳトランジスタ１０６のドレイン電流にコピーされる。ＰＭＯＳトランジスタ１０６のドレイン電流は、抵抗１０４を介して通常のしきい値電圧であるＮＭＯＳトランジスタ１０２に流れる。よって、ＮＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０２は、駆動能力が同じであって飽和動作している場合、オーバードライブ電圧が同じとなる。従って、抵抗１０４と抵抗１０５にかかる電圧の合計値は、両ＮＭＯＳトランジスタのしきい値電圧の差となる。この抵抗１０４や抵抗１０５にかかる電圧は、両ＮＭＯＳトランジスタのしきい値電圧の温度変化がほぼ等しいため、温度に対して変化しない。また、抵抗１０４と抵抗１０５を同じ材料とすることで、上記抵抗１０５にかかる電圧は温度に対して変化しない。このため、ＧＮＤ端子１０１基準で出力端子１０８から温度変化の少ない基準電圧を出力することができる。
また、本実施形態の基準電圧回路は、上記抵抗１０４の抵抗値に対して抵抗１０５の抵抗値を低くすることで、低い基準電圧を出力することができる。さらに、本実施形態の基準電圧回路の最低動作電圧は、出力する基準電圧を非常に低くした場合、従来の基準電圧回路の最低動作電圧に対し、この基準電圧分しか上昇しない。このため、低い電源電圧から温度変化の少ない基準電圧がＧＮＤ端子基準で出力できる。
上記したように、本実施形態の基準電圧回路は、従来の基準電圧回路では、ＧＮＤ端子基準の基準電圧を出力するために必要であった追加回路を必要としない。このため、追加回路の分だけ消費電流を少なくすることができる。
さらに、本実施形態の基準電圧回路の最低動作電圧は、従来の基準電圧回路の最低動作電圧に、出力する基準電圧を足した値となる。このため、本実施形態の基準電圧回路の最低動作電圧は、出力する基準電圧を低く設定した場合、従来の基準回路の最低動作電圧からほとんど上昇しない。
即ち、本実施形態の基準電圧回路は、低い電源電圧から温度変化が無く、電圧の低いＧＮＤ端子基準の基準電圧を低消費電力で出力することが可能である。
１０２、１０３ ＮＭＯＳトランジスタ
１０４、１０５ 抵抗素子
１０６、１０７ ＰＭＯＳトランジスタ
１０８ 出力端子

Claims (1)

  1. ゲートとドレインが第１の抵抗を介して接続され、ソースがＧＮＤ端子に接続された第１のＮＭＯＳトランジスタと、
    ソースが第２の抵抗を介してＧＮＤ端子に接続され、ゲートが第１のＮＭＯＳトランジスタのドレインに接続され、しきい値電圧が前記第１のＮＭＯＳトランジスタのしきい値電圧よりも低い第２のＮＭＯＳトランジスタと、
    ソースが電源端子に接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続された第１のＰＭＯＳトランジスタと、
    ソースが電源端子に接続され、ドレインとゲートが前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインに接続された第２のＰＭＯＳトランジスタと、を備え、
    前記第２のＮＭＯＳトランジスタのソースから基準電圧を出力することを特徴とする基準電圧回路。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6688648B2 (ja) * 2016-03-25 2020-04-28 エイブリック株式会社 電流検出回路
CN106909193A (zh) * 2017-03-16 2017-06-30 上海华虹宏力半导体制造有限公司 参考电压源电路
US10539973B1 (en) 2018-12-17 2020-01-21 Micron Technology, Inc. Low-voltage bias generator based on high-voltage supply

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009193211A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 定電流回路
US20100182852A1 (en) * 2009-01-19 2010-07-22 Joo Jong-Doo Oscillation Circuit and Semiconductor Memory Device Including the Same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS562017A (en) * 1979-06-19 1981-01-10 Toshiba Corp Constant electric current circuit
US5373226A (en) * 1991-11-15 1994-12-13 Nec Corporation Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor
JPH06152272A (ja) * 1992-10-29 1994-05-31 Toshiba Corp 定電流回路
KR100322527B1 (ko) * 1999-01-29 2002-03-18 윤종용 밴드갭 전압기준회로
JP2007035071A (ja) * 2006-10-30 2007-02-08 Ricoh Co Ltd 低電圧動作の基準電圧源回路
JP5242367B2 (ja) * 2008-12-24 2013-07-24 セイコーインスツル株式会社 基準電圧回路
CN101697086B (zh) * 2009-10-26 2011-12-28 北京交通大学 一种采用电阻温度补偿的亚阈基准源
JP2013097551A (ja) * 2011-10-31 2013-05-20 Seiko Instruments Inc 定電流回路及び基準電圧回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009193211A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 定電流回路
US20100182852A1 (en) * 2009-01-19 2010-07-22 Joo Jong-Doo Oscillation Circuit and Semiconductor Memory Device Including the Same

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