JP2014007471A - ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法 - Google Patents
ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法 Download PDFInfo
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Abstract
【解決手段】定電流源22と差動対回路26との間に、出力b1及び出力a1に応じて動作する切替回路24と、抵抗Rと、を備えており、切替回路24により、切替回路24の同一のPMOSトランジスタ(MP2、MP3)を経由して定電流源22から差動対回路26への電流を流れるように電流の経路を切り替えている。切替回路24のPMOSトランジスタMP2と差動対回路26のPMOSトランジスタMP4とは直列に接続され、切替回路24のPMOSトランジスタMP3と、差動対回路26のPMOSトランジスタMP5とは直列に接続され、抵抗Rは、PMOSトランジスタMP2及びPMOSトランジスタMP3のドレイン間に接続されている。
【選択図】図1
Description
以下、本実施の形態のヒステリシスコンパレータ回路について、図面を参照して説明する。図1に、本実施の形態のヒステリシスコンパレータ回路の一例の概略構成図を示す。
[第2の実施の形態]
本実施の形態は、第1の実施の形態と略同様の構成及び動作を含むため、略同様の構成及び動作についてはその旨を記し、詳細な説明を省略する。
20 差動段
22、32 定電流源
24 切替回路
26 差動対回路
28 カレントミラー回路
30 出力段(出力段回路)
40 RSラッチ回路(制御回路)
MP1〜MP6 PMOSトランジスタ(MP2 第3スイッチング素子、MP3 第4スイッチング素子、MP4 第1スイッチング素子、MP5 第2スイッチング素子)
U1、U2 インバータ(U1 第1インバータ回路、U2 第2インバータ回路)
U3、U4 NANDゲート(U3 第1NAND回路、U4 第2NAND回路)
Claims (8)
- 第1スイッチング素子及び第2スイッチング素子を含み、前記第1スイッチング素子に入力される入力信号と前記第2スイッチング素子に入力される入力信号との比較結果に応じて動作する差動対回路と、
前記第1スイッチング素子及び前記第2スイッチング素子に電流を供給する電流源と、
前記差動対回路に接続された抵抗素子と、
前記比較結果を出力する出力段回路と、
前記抵抗素子に接続され、かつ前記電流源から前記第1スイッチング素子及び前記第2スイッチング素子のいずれか一方に前記抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力段回路の出力に応じて電流の流れる経路を切り替える切替回路と、
を備えたヒステリシスコンパレータ回路。 - 前記切替回路は、前記第1スイッチング素子と直列に接続された第3スイッチング素子、及び前記第2スイッチング素子と直列に接続された第4スイッチング素子を備える、請求項1に記載のヒステリシスコンパレータ回路。
- 前記切替回路は、前記第3スイッチング素子がオン状態になることにより、前記電流源から前記第2スイッチング素子に前記抵抗を介して電流が流れ、前記第1スイッチング素子に前記抵抗を介さずに電流が流れる経路と、前記第4スイッチング素子がオン状態になることにより、前記電流源から前記第1スイッチング素子に前記抵抗を介して電流が流れ、前記第2スイッチング素子に前記抵抗を介さずに電流が流れる経路とを切り替える、請求項1または請求項2に記載のヒステリシスコンパレータ回路。
- 前記第3スイッチング素子の制御端子には、前記出力段回路の出力と同レベルの信号が入力され、前記第4スイッチング素子の制御端子には、前記出力段回路の出力と逆レベルの信号が入力される、請求項2または請求項3に記載のヒステリシスコンパレータ回路。
- 前記出力段回路の出力が入力される第1インバータ回路、及び前記第1インバータ回路の出力が入力される第2インバータ回路を備え、前記第3スイッチング素子の制御端子は、前記第1インバータ回路の出力に接続されており、前記第4スイッチング素子の制御端子は、前記出力段回路の出力または前記第2インバータ回路の出力に接続されている、請求項2から請求項4のいずれか1項に記載のヒステリシスコンパレータ回路。
- 前記出力段の出力と同レベルの信号、及び前記出力段の出力と逆レベルの信号が入力され、前記切替回路の前記経路の切替を制御する制御信号を前記切替回路に出力する制御回路を備えた、請求項1から請求項5のいずれか1項に記載のヒステリシスコンパレータ回路。
- 前記制御回路は、前記出力段の出力と逆レベルの信号が入力され、かつ前記制御信号を出力する第1NAND回路と、前記出力段の出力と同レベルの信号が入力され、かつ前記制御信号を出力する第2NAND回路と、を備えたRSラッチ回路である、請求項6に記載のヒステリシスコンパレータ回路。
- 第1スイッチング素子及び第2スイッチング素子を含む差動対回路の前記第1スイッチング素子に入力される入力信号と前記第2スイッチング素子に入力される入力信号との比較結果に応じて前記差動対回路を動作させる差動対回路動作工程と、
前記比較結果を出力する出力工程と、
前記第1スイッチング素子及び前記第2スイッチング素子に電流を供給する電流源から前記第1スイッチング素子及び前記第2スイッチング素子のいずれか一方に前記差動対回路に接続された抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力工程の出力に応じて電流の流れる経路を切り替える切替工程と、
を備えたヒステリシスコンパレータ回路の制御方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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2012
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