CN110752836A - 信号控制电路及驱动信号产生电路 - Google Patents

Abstract

本发明提供一种信号控制电路，包括：第一反相器、充放电电路、迟滞比较器、第一与非门、锁存器、第二与非门；其中，第一反相器用于接收预设输入信号；所述迟滞比较器的同相输入端与所述充放电电路的输出端连接；所述第一与非门的第一输入端与所述第一反相器的输出端连接；所述第一与非门的第二输入端与所述迟滞比较器的输出端连接，所述第一与非门的输出端与所述锁存器的输入端连接；所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第二与非门的第二输入端与所述锁存器的输出端连接，所述第二与非门的输出端与所述充放电电路的输入端连接。本发明在满足下级电路不同占空比需求的同时提高下级电路运行稳定性。

Description

信号控制电路及驱动信号产生电路

技术领域

本发明涉及电源领域，特别涉及一种信号控制电路及驱动信号产生电路。

背景技术

随着电子产品功能的增加以及对性能的更高追求，电源的功率越来越大，工作电压越来越宽，因此对电源的转换效率以及系统能够正常工作的最大占空比提出了更高的要求。

影响电源效率的因素有很多，但最关键的还是功率管自身的开关损耗和导通损耗。在现有电源电路中，主开关管既可以采用PMOS管也可以采用NMOS管，但因为在相同的面积下，NMOS管比PMOS管的导通电阻低很多，所以采用NMOS管作为主开关管成为产品的主流。但NMOS管的驱动电路相对比较复杂，必须采用自举式升压电路，该电路要求续流管有一个最小的导通时间以便给电路中的自举电容充电，正是这个最小充电时间的存在，在传统的降压型脉宽调制(Pulse width modulation，PWM)控制系统中成了最大占空比限制的关键因素。

现有技术中对驱动信号产生电路有待改进。

发明内容

本发明解决的技术问题为如何在满足下级电路不同占空比需求的同时提高下级电路的运行稳定性。

为解决上述技术问题，本发明提供一种信号控制电路，其特征在于，包括：第一反相器、充放电电路、迟滞比较器、第一与非门、锁存器、第二与非门；其中，所述第一反相器的输入端用于接收预设输入信号；所述迟滞比较器的同相输入端与所述充放电电路的输出端连接，所述迟滞比较器的反向输入端具有预设基准电压；所述第一与非门的第一输入端与所述第一反相器的输出端连接；所述第一与非门的第二输入端与所述迟滞比较器的输出端连接，所述第一与非门的输出端与所述锁存器的输入端连接；其中，所述锁存器用于对所述第一与非门输出端的低电平信号进行预设时间的锁存；所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第二与非门的第二输入端与所述脉冲产生器锁存器的输出端连接，所述第二与非门的输出端与所述充放电电路的输入端连接；其中，所述第二与非门的输出端信号为高电平，所述充放电电路输出端电压下降；所述第二与非门的输出端信号为低电平否则，所述充放电电路输出端电压上升。

另外，所述第一与非门的输出端与所述迟滞比较器的控制端连接，所述预设基准电压包括第一基准电压和第二基准电压，所述第二基准电压小于所述第一基准电压；所述第一与非门的输出端信号为高电平，所述预设基准电压为第一基准电压；所述第一与非门的输出端信号为低电平，所述预设基准电压为第二基准电压，所述第二基准电压小于所述第一基准电压。

另外，所述预设时间范围为50ns～200ns。

另外，所述充放电电路包括：电流供给电路、电容及第一开关晶体管；所述电流供给电路与所述电容串联，所述第一开关晶体管与所述电容并联；所述充放电电路的输出端电压为所述电容两端电压；所述第二与非门的输出端与所述第一开关晶体管的栅极连接；其中，所述第二与非门的输出端信号为高电平，所述第一开关晶体管导通；所述第二与非门的输出端信号为低电平，所述第一开关晶体管关断。

所述第一开关晶体管为NMOS管。

另外，所述电流供给电流包括：所述电流供给电路包括并联的第一电流供给电路和第二电流供给电路，所述第一电流供给电路包括第一恒流源及与所述第一恒流源串联的第二开关晶体管，所述第二电流供给电路包括第二恒流源及与所述第二恒流源串联的第三开关晶体管；所述迟滞比较器的输出端分别与所述第二开关晶体管的栅极和所述第三开关晶体管的栅极连接；其中，所述第一恒流源的输出电流大于所述第二恒流源的输出电流；其中，所述迟滞比较器的输出信号为高电平，所述第二开关晶体管关断，所述第三开关晶体管导通；所述迟滞比较器的输出信号为低电平，所述第二开关晶体管导通，所述第三开关晶体管关断。

另外，所述第二恒流源的输出电流为所述第一恒流源的输出电流的1/20～1/5。

所述第二开关晶体管为PMOS管或NMOS管；所述第三开关晶体管为PMOS管或NMOS管。

另外，所述信号控制电路还包括：第二反相器和第三反相器；所述第二与非门、所述第二反相器及所述第三反相器依次串联，所述第二反相器位于所述第二与非门和所述第三反相器之间；所述第二与非门的输出端与所述充放电电路的输入端连接，具体包括：所述第三反相器的输出端与所述充放电电路的输入端连接。

相应的，本发明实施例还提供一种驱动信号产生电路，所述驱动信号产生电路电源电路包括上述信号控制电路。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，信号控制电路对预设输入信号进行调制，使得输出的控制信号能够在恒定关断时间和恒定频率两种类型之间切换，即当预设输入信号占空比小于预设最大占空比时，输出的控制信号为恒定频率信号；当预设输入信号占空比大于预设最大占空比时，输出的控制信号为恒定关断时间信号，从而使得调制后的控制信号能够在满足不同占空比需求的同时降低电磁干扰问题，从而提高下级电路的运行稳定性。

另外，提供一结构简单、实现准确的充放电电路，有利于降低电路制造成本。

另外，在迟滞比较器的输出端信号转换为高电平后，使用输出电流较小的另一恒流源对电容进行充电，有利于节能。

另外，在第二与非门之后依次串联两个反相器，串联的两个反相器能够对第二与非门的输出信号进行整形，有利于提高第二与非门输出信号对下级电路的驱动能力。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种电源电路的电路示意图；

图2为一种驱动信号产生电路的电路示意图；

图3为另一种驱动信号产生电路的电路示意图；

图4为本发明一实施例提供的信号控制电路的电路示意图；

图5为本发明一实施例提供的信号控制电路的信号变化时序图；

图6为本发明另一实施例提供的信号控制电路的信号变化时序图；

图7为本发明另一实施例提供的信号控制电路的电路示意图。

具体实施方式

本发明实施例中，信号控制电路所输出的控制信号在进一步调制后用于控制下级电路，使得下级电路能够有效运行，下级电路包括电源电路。

图1为一种电源电路的电路示意图，以下以图1所示电源电路作为下级电路的示例进行解释说明。

参考图1，电源电路包括驱动芯片12以及与驱动芯片12连接的HVNMOS高压开关管13和HVNMOS高压续流管14，要想实现对高压开关管13的驱动，则需要对高压开关管13的栅极添加自举驱动电路，自举驱动电路由自举电容15、隔离充电二极管16以及工作电源17构成。要想使自举驱动电路正常工作必须要确保高压续流管14有一个最小导通时间以使自举电容15正常充电，由此要求输入电源电路的驱动信号11在单个周期内具有大于或等于续流管14最小导通时间的持续高电平。

目前主要有两种驱动信号产生电路，然而两种电路均存在各自的问题，难以保证高压开关管能够在不同占空比要求下稳定运行。

分析第一种驱动信号产生电路，如图2所示，图2为一种驱动信号产生电路的电路示意图。

参考图2，第一与门25和第二与门26构成基本复位置位触发器，基本复位置位触发器的置位端(SET)24由最大占空比振荡器(DCMAX OSC)22输出的最大占空比信号控制；基本复位置位触发器的复位端(RESET)23由反馈环路21输出的开关管关断信号控制。在此电路中，最大占空比信号既能保证高压开关管工作在恒定频率的脉宽调制模式下，又能保证高压续流管具有大于或等于最小导通时间的持续高电平。当脉宽调制模式为恒定频率时，电源电路能够对输入的驱动信号27进行有效滤波，有利于避免滤波困难导致的电磁干扰(Electromagnetic Interference，EMI)问题，使得电源电路能够稳定运行。

不难发现，上述方案中，脉宽调制模式为恒定频率，即周期恒定，而由于最小导通时间的存在，高压开关管的导通受到最大占空比的限制。因而，当高压开关管的占空比需求大于图2所示驱动信号产生电路的预设最大占空比时，高压开关管无法正常导通。

分析第二种驱动信号产生电路，如图3所示，图3为另一种驱动信号产生电路的电路示意图。

参考图3，第三与门35和第四与门36构成基本复位置位触发器，基本复位置位触发器的置位端(SET)34由恒定关断时间振荡器(COT OSC)32输出的恒定关断时间信号控制；基本复位置位触发器的复位端(RESET)33由反馈环路31输出的高压开关管关断信号控制。在此电路中，恒定关断时间信号中的恒定关断时间设置为续流管所需的最小导通时间，而高压开关管的导通时间，即恒定关断时间信号中的高电平持续时间随着外接系统环境的改变而改变。如此，既能保证自举电容的正常充电，又能突破最大占空比的限制，理论上可以达到接近100％的占空比。

不难发现，上述方案中，恒定关断时间信号虽然解决了最大占空比限制的问题，但是带来了新的问题：在恒定关断时间信号的控制下，高压开关管的导通时间根据高压开关管外接系统的需要自动改变，使得恒定关断时间信号的工作频率不断改变而非恒定，这会造成谐波频谱太宽而导致电源电路滤波困难，从而会出现电磁干扰问题，电源电路无法稳定运行。

由上述分析可知，导致电源电路无法在不同占空比要求下稳定运行的原因包括：驱动信号产生电路中，置位端的控制信号存在最大占空比限制；或者，置位端的控制信号频率随着外接系统的占空比需求变化而不断变化。

可以理解，本发明所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语的限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本发明的范围的情况下，可以将第一反相器称为第二反相器，且类似地，可将第二反相器称为第一反相器。第一反相器和第二反相器两者都是反相器，但其不是同一反相器。

为解决上述问题，本发明提供一种信号控制电路，信号控制电路对预设输入信号进行调制，使得输出的控制信号能够在恒定关断时间和恒定频率两种类型之间切换，即当预设输入信号占空比小于预设最大占空比时，输出的控制信号为恒定频率信号；当预设输入信号占空比大于预设最大占空比时，输出的控制信号为恒定关断时间信号，从而使得调制后的控制信号能够在满足不同占空比需求的同时降低电磁干扰问题，从而提高下级电路的运行稳定性。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图4为本发明一实施例提供的信号控制电路的电路示意图。

参考图4，本实施例提供的信号控制电路包括：第一反相器45、充放电电路(未标示)、迟滞比较器43、第一与非门46、锁存器47、第二与非门48；其中，第一反相器45的输入端用于接收预设输入信号441；迟滞比较器43的同相输入端与充放电电路的输出端连接，迟滞比较器43的反向输入端具有预设基准电压；第一与非门46的第一输入端与第一反相器45的输出端连接；第一与非门46的第二输入端与迟滞比较器43的输出端连接，第一与非门6的输出端与锁存器47的输入端连接；其中，锁存器47用于对第一与非门46输出端的低电平信号进行预设时间的锁存；第二与非门48的第一输入端与第一与非门46的输出端连接，第二与非门48的第二输入端与锁存器47的输出端连接，第二与非门48的输出端与充放电电路的输入端连接；其中，第二与非门48的输出端信号为高电平，充放电电路输出端电压下降；第二与非门的输出端信号为低电平，充放电电路输出端电压上升。

本实施例所提供的信号控制电路为一种新的驱动信号产生电路的一部分，该新的驱动信号产生电路与现有技术的不同在于，基本置位复位触发器的置位端控制信号为本实施例所提供的信号控制电路输出的控制信号442。此外，该驱动信号产生电路所产生的驱动信号用于控制下级电源电路中的高压开关管和高压续流管的导通和关断。

需要说明的是，在其他实施例中，基本置位复位触发器的置位端控制信号为信号控制电路输出的控制信号的反向信号。

本实施例中，预设输入信号441由与第一反相器45连接的外接系统发出，预设输入信号441为包含高电平和低电平的脉冲信号，预设输入信号441的占空比由电源电路中高压开关管所需导通时间以及高压续流管所需导通时间决定。其中，当预设输入信号441的电位为高电平时，预设输入信号441处于使能状态，电源电路中的高压开关管导通。

本实施例中，充放电电路包括恒流源41、与恒流源41串联的电容421以及与电容421并联的第一开关晶体管422。其中，电容421一端与迟滞比较器43的同相输入端连接，另一端接地；充放电电路的输出端电压为电容421两端电压。如此，当电容421被击穿时，接地的一端能够将多余的载流子导入大地，保证电路中其他元件的安全。

第一开关晶体管422的栅极与第二与非门48的输出端连接，当第二与非门48的输出端信号为高电平时，第一开关晶体管422导通，电容421放电；当第二与非门48的输出端信号为低电平时，第一开关晶体管422关断，电容421充电。

本实施例中，第一开关晶体管422为NMOS(Negative Channel Metal OxideSemiconductor)管。NMOS管相较于PMOS管具有较小的导通电阻，有利于提高充放电电路的反应速度。需要说明的是，在其他实施例中，第一开关晶体管为PMOS管。

本实施例中，第一反相器45的输出端与第一与非门46的第一输入端连接，迟滞比较器43的输出端与第一与非门46的第二输入端连接，第一与非门46的输出端与迟滞比较器43的控制端连接，迟滞比较器43的控制端接收第一与非门46的输出端信号，并根据该信号电位调整自身的基准电压。

具体地，第一与非门46的输出端与迟滞比较器43的控制端连接，第一与非门46的输出端信号作为迟滞比较器43的控制信号，且迟滞比较器43的反向输入端具有预设基准电压，其中包括第一基准电压和第二基准电压，第一基准电压大于第二基准电压；其中，当第一与非门46的输出端信号电位为高电平时，迟滞比较器43的基准电压会由第一基准电压转换为第二基准电压；当第一与非门46的输出端信号电位为低电平时，迟滞比较器43的基准电压会有第二基准电压转换为第一基准电压。

本实施例中，与第一与非门46输出端连接的锁存器47用于对第一与非门46输出端的低电平信号进行预设时间的锁存。具体来说，当锁存器47接收到输入的低电平时，其输出会变为低电平，且该低电平持续预设时间，该预设时间通常称为锁存时间。

举例来说，以锁存时间为150ns作为示例，当锁存器47在初始时刻(0时刻)接收到电位为低电平的输入端信号时，其输出端信号电位会变为低电平，而当锁存器47的输入端信号电位在150ns时刻内的任意时间变为高电平时，锁存器47的输出端信号电位依旧为低电平，直到150ns时刻后，锁存器47的输出端信号电位才会变为高电平；相应的，当锁存器47的输入端信号电位为低电平且该低电平持续150ns以上，即锁存器47的输入端信号电位在150ns后的任意时间变为高电平时，锁存器47的输出端信号电位也会变成高电平。由此可知，锁存器47的输出端信号低电平持续时间最小值为150ns。

以下将结合图5对本实施例所提供的信号控制电路的运行原理和参数设置进行解释说明。图5为本发明一实施例提供的信号控制电路信号变化时序图。

1)参考图5，t11时段内，电容421处于充电状态。

具体地，恒流源41向电容421充电，电容421两端电压升高。电容421两端电压升高速率与恒流源41输出电流大小以及电容421大小有关；t11时段时长由电容421两端电压升高速率和第一基准电压的大小决定。

可以理解的是，信号控制电路具有预设最大占空比，预设最大占空比根据下级电路的需要确定，本实施例中，该下级电路为电源电路。信号控制电路的预设最大占空比可以通过调整恒流源41、电容421、迟滞比较器43或锁存器47中一个或多个的相关参数实现。

需要强调的是，本实施例中，预设输入信号441的占空比小于或等于预设最大占空比。

具体来说，锁存器47的锁存时间t13为电源电路中高压续流管的导通时间，而恒流源41的输出电流及电容421的大小决定了电容421两端电压增长速率，迟滞比较器43的第一基准电压值决定了在电容421两端电压增长速率固定的情况下电容421两端电压从放电后电压到第一基准电压所需充电时间t11，充电时间t11与锁存时间t13的比值为预设最大占空比。

本实施例中，锁存器47的锁存时间t13为高压续流管的最小导通时间。此外，电容放电后电压为0。需要说明的是，在其他实施例中，锁存器的锁存时间大于高压续流管的最小导通时间；电容放电后电压为预设电压值，该预设电压值大于零。

2)t12时段内，电容421两端电压短暂上升后迅速下降。

本实施例中，在t12时段内，电容421两端电压在短暂上升后迅速下降，t12时段的起始时刻为电容421两端电压等于第一基准电压，t12时段的结束时刻为电容421两端电压等于第二基准电压。

需要说明的是，当电容421两端电压等于迟滞比较器43的第一基准电压时，迟滞比较器43的输出端信号处于不稳定状态，而第一与非门46无法有效获取迟滞比较器43的不稳定输出端信号，因此第一与非门46的输出端信号电位不变。

可以理解的是，在电容421两端的电压大于第一基准电压后，迟滞比较器43输出端信号电位翻转为高电平。由于预设输入信号441的占空比小于或等于预设最大占空比，因此在迟滞比较器43输出端信号变为高电平之前，预设输入信号441的电位变为低电平，即第一反相器45的输出端信号电位变为高电平，因此，当迟滞比较器43输出端信号电位翻转为高电平时，第一与非门46的输出端信号电位变为低电平，进而使得第二与非门48输出的控制信号电位变为高电平。

高电平的控制信号使得第一开关晶体管422导通，进而使得电容421放电，电容421两端电压随着放电开始下降，但是由于信号在电路中的传输存在延迟，因此电容421放电总是在迟滞比较器43电位翻转为高电平之后一定时间才会发生，因此电容43还会短暂充电，两端电压短暂上升。该时间由信号控制电路本身的结构决定。

可以理解的是，电容421的击穿电压大于迟滞比较器43的第一基准电压，且大于电容在t12时段内的最大两端电压，从而避免电容421被击穿，进而保证信号控制电路有效运行。

电容421放电速度由电容值以及电容421两端之间的导通电路电阻决定，电容值或导通电路电阻越小，放电速度越快。本实施例中，电容421放电速度大于恒流源41为电容421充电的充电速度，且放电速度应当满足以下条件：在恒流源41持续供电的情况下，电容421两端电压能够在锁存时间t13内下降至零。如此，下一周期的电容421充电能够从两端电压为零电压开始，使得充电至第一基准电压值的充电时间满足预设要求。

需要说明的是，在其他实施例中，电容421两端电压能够在锁存时间t13内下降至预设电压值。

本实施例提供的信号控制电路输出的控制信号作为高压续流管的驱动信号，即控制信号中低电平电位用于实现高压开关管的导通，高电平电位用于实现高压续流管的导通。控制信号中低电平电位持续时长为电容421两端电压从零充电至第一基准电压的充电时长，通过使得电容421的电荷量在锁存时间t13内放空，即电容421两端电压降至零，从而保证电容421具有预设的充电时长，即保证高压开关管有足够的导通时间；同时，由于锁存时间t13是固定的，保证控制信号中低电平电位的持续时间与控制信号的频率成正比，换句话说，通过控制充电时长，能够保证控制信号的频率不发生改变，避免下级电源电路滤波困难而出现电磁干扰问题，使得电路稳定运行。

根据上述分析可知，锁存时间t13的时长应当满足电容421完全放电的时间条件。需要说明的是，锁存时间t13还要满足自举电容充电所需的时间条件。

本实施例中，锁存器47的锁存时间为50ns～200ns，例如为50ns、100ns、150ns、200ns。

需要说明的是，锁存器47通常具有一定的迟滞时间，该迟滞时间指的是锁存器47锁存低电平所需要的低电平持续时长，也就是说，锁存器47只有接收到连续时长超过一定时间的低电平才能成功对低电平进行锁存。锁存器47的迟滞时间由锁存器的内部结构决定，通常为5ns～30ns。

因此，只有当第一与非门46输出端信号的低电平持续时间大于锁存器47的迟滞时间，才能保证锁存器47成功锁存。本实施例中，由于充电时间t11为确定值，且预设输入信号441占空比小于预设最大占空比，即预设输入信号441的电位始终在迟滞比较器43的输出端信号翻转之前变为低电平。如此，第一与非门46输出端信号的低电平持续时间与电容421在放电过程中两端电压大于迟滞比较器43基准电压的时间t12相同，也就是说，只有当电容421在放电过程中两端电压大于迟滞比较器43基准电压的时间t12大于锁存器47的迟滞时间，才能保证锁存器47成功锁存。

本实施例中，当电容421两端电压大于迟滞比较器43的第一基准电压时，即第一与非门46输出端信号电位为低电平时，迟滞比较器43的基准电压从第一基准电压降至较小的第二基准电压；当第一与非门46的输出端信号电位为高电平时，迟滞比较器43的基准电压由第二基准电压转换为第一基准电压。如此，使得在电容421在放电过程中迟滞比较器43的输出端信号电位处于高电平的时间t12延长，使t12大于锁存器47的迟滞时间，进而保证系统信号控制电路的有效运行。

需要说明的是，在其他实施例中，迟滞比较器的控制端与迟滞比较器的输出端连接，当迟滞比较器的输出端信号电位为高电平，迟滞比较器的基准电压从第一基准电压降至较小的第二基准电压；当迟滞比较器的输出端信号电位为低电平时，迟滞比较器的基准电压由第二基准电压转换为第一基准电压。

其中，第一基准电压与第二基准电压之间的差值根据锁存器47的迟滞时间决定。

以下将结合图6对本发明实施例所提供的信号控制电路的运行原理和参数设置进行进一步解释说明。需要说明的是，与图5相同或相应的部分，可参考前述详细说明，以下将不做详细赘述。

图6为本发明另一实施例提供的信号控制电路信号变化时序图。

参考图6，电容421在t21时段内进行充电。

与前一实施例不同的是，本实施例中，高压开关管所需占空比大于预设最大占空比，即预设输入信号441的电位在迟滞比较器43的输出端信号电位翻转为高电平之后依旧为高电平。如此，反相器45的输出端信号电位为低电平，该低电平信号会将迟滞比较器43输出的高电平信号屏蔽，使得第一与非门46的输出端信号电位为高电平，进而控制信号442电位依然为低电平，电容421继续充电(t22时段)。

可以理解的是，电容421的充电状态会在预设输入信号441变为低电平时终止，此时预设输入信号441不再屏蔽迟滞比较器43的高电平输出端信号，第一与非门46的输出端信号电位变为低电平，控制信号442电位变为高电平，电容421开始放电，该放电会持续锁存时间t23后结束，此后，电容421会重新充电。

当高压开关管所需占空比大于预设最大占空比时，控制信号442为最小关断时间信号，最小关断时间信号的频率随着高压开关管所需占空比大小变化而变化。

本发明实施例中，信号控制电路对预设输入信号进行调制，使得输出的控制信号能够在恒定关断时间和恒定频率两种类型之间切换，即当预设输入信号占空比小于预设最大占空比时，输出的控制信号为恒定频率信号；当预设输入信号占空比大于预设最大占空比时，输出的控制信号为恒定关断时间信号，从而使得调制后的控制信号能够在满足不同占空比需求的同时降低电磁干扰问题，从而提高下级电路的运行稳定性。

本发明又一实施例还提供了一种信号控制电路，与前一实施例不同的是，本实施例中，电流供给电路具有供电电流大小不同的两个恒流源，且第二与非门与两个反相器串联。以下将结合附图进行详细说明，需要说明的是，与前述实施例相同或相应的特征，可参考前述实施例的相应说明，以下不做赘述。

图7为本发明另一实施例提供的信号控制电路的电路示意图。

参考图7，电流供给电路包括并联的第一电流供给电路(未标示)和第二电流供给电路(未标示)，第一供给电路包括第一恒流源511及与第一恒流源511串联的第二开关晶体管512，第二电流供给电路包括第二恒流源513及与第二恒流源513串联的第三开关晶体管514，第一恒流源511的输出电流大于第二恒流源513的输出电流；迟滞比较器53的输出端分别与第二开关晶体管512的栅极和第三开关晶体管514的栅极连接。

其中，第二开关晶体管512的驱动信号和第三开关晶体管513的驱动信号为互补信号。具体地，迟滞比较器53的输出端信号为高电平时，第二开关晶体管512关断，第三开关晶体管514导通；迟滞比较器53的输出端信号为低电平时，第二开关晶体管512导通，第三开关晶体管514切断。

在电容521的两端电压大于迟滞比较器53的第一基准电压后，即迟滞比较器53的输出端信号电位为高电平后，向电容521继续充电不会引起迟滞比较器53的输出端信号翻转，因此在迟滞比较器53的输出端信号电位转换为高电平后电容充电都属于无效充电。因此，当迟滞比较器43的输出端信号电位为高电平时，使用输出电流小于第一恒流源511的第二恒流源513进行充电，有利于节能，同时避免电容512两端电压因漏电流等损耗而降低。

本实施例中，第二恒流源513的输出电流为第一恒流源511的输出电流的1/20～1/5，例如为1/20、1/12、1/8、1/5。

需要说明的是，第二开关晶体管512可以是NMOS管或PMOS管；第三开关晶体管513可以是NMOS管或PMOS管。

此外，本实施例中，信号控制电路还包括第二反相器591和第三反相器592，第二反相器591、第三反相器592和第二与非门58串联，第二反相器591位于第二与非门58和第三反相器592之间，第三反相器592的输出端与第一开关晶体管522的栅极连接。

串联的第二反相器591和第三反相器592用于为第二与非门58的输出端信号整形，有利于减小环境噪声对第二与非门58输出端信号的影响，使得输入的控制信号具有更好的脉冲波形，即上升更抖、下降更快；同时保证第一开关晶体管522的导通更为快速和准确。

需要说明的是，在其他实施例中，第一开关晶体管的栅极与第二与非门的输出端连接。

本实施例中，信号控制电路对预设输入信号进行调制，使得输出的控制信号能够在恒定关断时间和恒定频率两种类型之间切换，即当预设输入信号占空比小于预设最大占空比时，输出的控制信号为恒定频率信号；当预设输入信号占空比大于预设最大占空比时，输出的控制信号为恒定关断时间信号，从而使得调制后的控制信号能够在满足不同占空比需求的同时降低电磁干扰问题，从而提高下级电路的运行稳定性。

此外，通过根据迟滞比较器53的输出端信号电位调整为电容521供电的恒流源，有利于节能。同时，在第二与非门58之后连接串联的第二反相器591和第二反相器592，对第二与非门58的输出端信号进行整形，有利于提高控制信号542对下级电路的驱动能力。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种信号控制电路，其特征在于，包括：第一反相器、充放电电路、迟滞比较器、第一与非门、锁存器、第二与非门；其中，所述第一反相器的输入端用于接收预设输入信号；

所述迟滞比较器的同相输入端与所述充放电电路的输出端连接，所述迟滞比较器的反向输入端具有预设基准电压；

所述第一与非门的第一输入端与所述第一反相器的输出端连接；所述第一与非门的第二输入端与所述迟滞比较器的输出端连接，所述第一与非门的输出端与所述锁存器的输入端连接；其中，所述锁存器用于对所述第一与非门输出端的低电平信号进行预设时间的锁存；

所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第二与非门的第二输入端与所述锁存器的输出端连接，所述第二与非门的输出端与所述充放电电路的输入端连接；其中，所述第二与非门的输出端信号为高电平，所述充放电电路输出端电压下降；所述第二与非门的输出端信号为低电平，所述充放电电路输出端电压上升。

2.根据权利要求1所述的信号控制电路，其特征在于，所述第一与非门的输出端与所述迟滞比较器的控制端连接，所述预设基准电压包括第一基准电压和第二基准电压，所述第二基准电压小于所述第一基准电压；所述第一与非门的输出端信号为高电平，所述预设基准电压为第一基准电压；所述第一与非门的输出端信号为低电平，所述预设基准电压为第二基准电压。

3.根据权利要求1所述的信号控制电路，其特征在于，所述预设时间范围为50ns～200ns。

4.根据权利要求1所述的信号控制电路，其特征在于，所述充放电电路包括：电流供给电路、电容及第一开关晶体管；所述电流供给电路与所述电容串联，所述第一开关晶体管与所述电容并联；所述充放电电路的输出端电压为所述电容两端电压；

所述第二与非门的输出端与所述第一开关晶体管的栅极连接；其中，所述第二与非门的输出端信号为高电平，所述第一开关晶体管导通；所述第二与非门的输出端信号为低电平，所述第一开关晶体管关断。

5.根据权利要求4所述的信号控制电路，其特征在于，所述第一开关晶体管为NMOS管。

6.根据权利要求4所述的信号控制电路，其特征在于，所述电流供给电路包括并联的第一电流供给电路和第二电流供给电路，所述第一电流供给电路包括第一恒流源及与所述第一恒流源串联的第二开关晶体管，所述第二电流供给电路包括第二恒流源及与所述第二恒流源串联的第三开关晶体管；所述迟滞比较器的输出端分别与所述第二开关晶体管的栅极和所述第三开关晶体管的栅极连接；其中，所述第一恒流源的输出电流大于所述第二恒流源的输出电流；

其中，所述迟滞比较器的输出端信号为高电平，所述第二开关晶体管关断，所述第三开关晶体管导通；所述迟滞比较器的输出端信号为低电平，所述第二开关晶体管导通，所述第三开关晶体管关断。

7.根据权利要求6所述的信号控制电路，其特征在于，所述第二恒流源的输出电流为所述第一恒流源的输出电流的1/20～1/5。

8.根据权利要求6所述的信号控制电路，其特征在于，所述第二开关晶体管为PMOS管或NMOS管；所述第三开关晶体管为PMOS管或NMOS管。

9.根据权利要求1所述的信号控制电路，其特征在于，还包括：第二反相器和第三反相器；所述第二与非门、所述第二反相器及所述第三反相器依次串联，所述第二反相器位于所述第二与非门和所述第三反相器之间；所述第二与非门的输出端与所述充放电电路的输入端连接，具体包括：所述第三反相器的输出端与所述充放电电路的输入端连接。

10.一种驱动信号产生电路，其特征在于，所述信号控制系统包括如权利要求1至9中任一项所述的信号控制电路。

Images