JP2009157922A - バンドギャップ基準電圧発生回路 - Google Patents

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Abstract

【課題】バンドギャップ基準電圧発生回路のスタンバイモードから動作モードへの切り替え時にスタートアップ回路の誤動作と工程のミスマッチによる素子の変化にもかかわらず、安定した回路動作を行うことで、一定のバンドギャップ基準電圧を発生させる。
【解決手段】本発明のバンドギャップ基準電圧発生回路は、基準電圧を生成するバイポーラトランジスタと、一定の電圧を出力する演算増幅器と、基準電流を供給する第1PMOSトランジスタと、前記第1PMOSトランジスタをターンオフさせる第2PMOSトランジスタと、ソースが前記上限電圧に連結される第3PMOSトランジスタと、スタンバイモードから動作モードへの切り替え時にターンオンされる第4PMOSトランジスタと、前記第1設定値にチャージされるようにする第1NMOSトランジスタと、前記第1設定値から第2設定値にディスチャージされるようにする第2NMOSトランジスタとを備える。
【選択図】図3

Description

本発明はバンドギャップ基準電圧発生回路に関し、特に、スタンバイモードから動作モードへの切り替え時に迅速なスタートアップ(Start−up)を実現すると共に、安定したバンドギャップ出力を得るのに適したバンドギャップ基準電圧発生回路に関する。
一般的に、半導体集積回路において内部バイアス(biasing)基準電圧を安定的に維持することはシステム全体の信頼性を確保する上で非常に重要である。即ち、外部電源電圧や温度、工程が変化しても、それが集積回路の内部に影響を及ぼさないようにし、安定的に各素子が固有の機能を発揮できなければならない。
このような機能のために、安定して一定の基準電圧を生成するように設計されている回路が基準電圧発生回路である。しかしながら、このような基準電圧発生回路においても自らの不安定な要因がある。例えば、温度、工程条件、外部供給電圧などの変化が挙げられる。
基準電圧発生回路の中でもバンドギャップ基準電圧発生回路とは、温度、供給電圧、工程の変化に独立して一定の電圧を出力する回路をいう。
このような基準電圧発生回路は、絶対温度に比例するPTAT(Proportional To Absolute Temperature)回路により生成される電圧と負の温度係数を有するベース−エミッタ接合の電圧を加えて温度の変化に影響されない安定した基準電圧を出力する。
従来の基準電圧発生回路は、演算増幅器内の2つの入力トランジスタが工程上において同じ大きさで実現された時に安定した基準電圧を出力する。
従来のバンドギャップ基準電圧発生回路は、バイポーラと抵抗とで構成される温度補償回路と、バイアス基準電流を安定的に供給できるようにするオペアンプ、そしてフィードバック回路と供給電圧がターンオンされる時点とスタンバイモードから動作モードへ切り替わるとき、回路全体のスタートアップを可能にするスタートアップ回路で構成される。
これについて具体的に説明すると、図1に示すように、従来のバンドギャップ基準電圧発生回路は、反転端子及び非反転端子に入力される基準電圧に応じて一定の電圧を出力する演算増幅器10と、コレクタがいずれも最も低い電位である電圧AVSS3に連結されるバイポーラトランジスタQ1、Q2と、前記バイポーラトランジスタQ1、Q2のエミッタ及び演算増幅器10の入力端と連結される抵抗R1、R2、R3、バイポーラトランジスタQ1、Q2に基準電流を供給するPMOSトランジスタMP1、MP2、スタンバイモードから動作モード又は動作モードからスタンバイモードへの切り替え時にバンドギャップ基準電圧発生回路が安定した動作点を取るようにするスタートアップ回路100で構成され、前記2つのバイポーラトランジスタQ1、Q2間のエミッタ−ベース電圧の差を用いて基準電圧を生成する。
ここで、スタートアップ回路100は、3つのPMOSトランジスタMP3、MP4、MP5と、4つのNMOSトランジスタMN1、MN2、MN3、MN4とで構成される。
従来のバンドギャップ基準電圧発生回路の出力特性について図2を参照して説明すると、0.11%(1.1mV)以上の演算増幅器10入力端子の工程ミスマッチが発生する場合に、スタンバイモードから動作モードへの切り替え時に要求される電圧であるDC1.0V以上に上昇できず、0.4Vにとどまるという異常な特性を有する。即ち、図2において、演算増幅器10の入力トランジスタが0%の工程ミスマッチが発生した場合には、出力Aのように安定したバンドギャップ特性を示すが、演算増幅器10の入力トランジスタの工程ミスマッチが0.11%以上発生した場合には、出力Bのような異常な特性を示す。
このように、従来の基準電圧発生回路は、演算増幅器内の2つの入力トランジスタに0.11%以上のミスマッチが発生すれば、0.4V程度の基準電圧を出力するので、基準電圧回路は使用できなくなるという問題点がある。
従来のバンドギャップ回路は、スタートアップ回路がスタンバイモードの状態にある場合に、演算増幅器の出力はハイ状態となる。そして、スタンバイモードの状態から動作モードの状態への切り替え時に工程の変化により演算増幅器内部の入力トランジスタが許容範囲を超えるミスマッチングが発生するか、スタートアップ回路が正常に動作できない場合に、バンドギャップ内の出力電圧が設定されなかったり、ハイ状態に置かれるようになる。
従って、従来の基準電圧発生回路は、スタンバイモードから動作モードへの切り替え時にスタートアップ回路による遅い動作時間により演算増幅器が安定した動作点を有さないという問題点がある。
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にスタートアップ回路の誤動作と工程のミスマッチによる素子の変化にもかかわらず、安定した回路動作を行うことで、一定のバンドギャップ基準電圧を発生させることにある。
前記目的を達成するための本発明の一態様によれば、バンドギャップ基準電圧発生回路であって、コレクタが、下限電圧に連結され、それぞれのエミッタとベース電圧との差を用いて基準電圧を生成する少なくとも2つのバイポーラトランジスタと、前記バイポーラトランジスタから反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する演算増幅器と、ソースが上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給する第1PMOSトランジスタと、ソースが前記上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給し、前記バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて前記演算増幅器の出力が第1設定値にチャージされるようにして前記第1PMOSトランジスタをターンオフさせる第2PMOSトランジスタと、ソースが前記上限電圧に連結される第3PMOSトランジスタと、ソースが前記上限電圧に連結され、ゲートが前記第3PMOSトランジスタのドレインと連結されて前記バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる第4PMOSトランジスタと、ソースが前記下限電圧に、ドレインが前記第4PMOSトランジスタのドレインと連結され、前記第4PMOSトランジスタのターンオン動作によってターンオフされてドレイン電圧が前記第1設定値にチャージされるようにする第1NMOSトランジスタと、ドレインが前記演算増幅器に、ゲートが前記第1NMOSトランジスタのドレインに連結され、前記第1NMOSトランジスタのドレイン電圧がチャージされることによってターンオンされて前記演算増幅器の出力が前記第1設定値から第2設定値にディスチャージされるようにする第2NMOSトランジスタとを備えるバンドギャップ基準電圧発生回路を提供する。
前記目的を達成するための本発明の別の態様によれば、バンドギャップ基準電圧発生回路であって、複数の入力トランジスタを備え、一定の電圧を出力するように構成された演算増幅器と、前記演算増幅器と連結され、スタンバイモードと動作モードとの間の切り替えを行うスタートアップ回路を含み、前記複数の入力トランジスタに0より大きい既設定値の工程ミスマッチが生じた場合、前記スタートアップ回路がスタンバイモードから動作モードに切り替わると、前記演算増幅器は安定した動作点を有することを特徴とするバンドギャップ基準電圧発生回路を提供する。
本発明によれば、バンドギャップ基準電圧発生回路のスタンバイモードから動作モードへの切り替え時に安定したスタートアップを行うことで、短い時間内に安定した出力電圧を得ることができるという効果を奏する。また、演算増幅器内の2つの入力トランジスタ間のミスマッチが1%以上の場合にも一定のバンドギャップ出力電圧を発生させることができ、バンドギャップ出力の安全性を向上させることができる。更に、演算増幅器の入力端の抵抗とバイポーラトランジスタが30%のミスマッチで工程上において実現されてもバンドギャップ回路がスタンバイモードから動作モードへの切り替え時に短い時間内にウエイクアップできる。
以下、添付の図面を参照して本発明の好適な実施形態について詳細に説明する。
図3は、本発明の好適な実施形態によるバンドギャップ基準電圧発生回路の回路構成図であって、バイポーラトランジスタQ1、Q2、抵抗R1、R2、R3、演算増幅器30、PMOSトランジスタMP1、MP2、MP3、MP4、MP5、MP6、NMOSトランジスタMN1、MN2、MN3、MN4、MN5を備える。
バイポーラトランジスタQ1、Q2は、コレクタがいずれも最も低い電位である下限電圧AVSS3に連結され、前記2つのバイポーラトランジスタQ1、Q2間のエミッタ−ベース電圧の差を用いて基準電圧を生成する。
抵抗R1、R2、R3は、前記バイポーラトランジスタQ1、Q2のエミッタ及び演算増幅器30の入力端と連結され、演算増幅器30は反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する。
第1及び第2PMOSトランジスタMP1、MP2は、そのソースがそれぞれ上限電圧AVDD3に連結されてバイポーラトランジスタQ1、Q2に基準電流を供給する役割をする。このとき、第2PMOSトランジスタMP2は、バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて演算増幅器30の出力が第1設定値、例えば、3.3Vにチャージされるようにする。このような第2PMOSトランジスタMP2の動作は第1PMOSトランジスタMP1をターンオフさせて第1PMOSトランジスタMP1に流れる電流を遮断するようになる。
第3及び第4PMOSトランジスタMP3、MP4、そして第1、第2、第3、第4NMOSトランジスタMN1、MN2、MN3、MN4は、スタンバイモードから動作モード又は動作モードからスタンバイモードへの切り替え時に演算増幅器30の出力が既設定値(既設定動作点)に設定されるようにする役割をする。
より具体的には、第3PMOSトランジスタMP3のソースは上限電圧AVDD3に連結され、ドレインはそのソースが上限電圧AVDD3に連結されている第4PMOSトランジスタMP4のゲートと連結される。
このとき、第4PMOSトランジスタMP4は、バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる。
第5PMOSトランジスタMP5は、ソースが第1PMOSトランジスタMP1のドレインに、ゲートが下限電圧AVSS3に、ドレインが出力端に連結され、バンドギャップ基準電圧発生回路の出力端でローパスフィルタとしての機能を行って高周波ノイズを除去する役割をする。
第6PMOSトランジスタMP6は、ソースが上限電圧AVDD3に、ゲートが出力端に連結され、前記第5PMOSトランジスタMP5と同様に、バンドギャップ基準電圧発生回路でローパスフィルタとしての機能を行う。
第1NMOSトランジスタMN1は、ドレインが演算増幅器30に、ゲートが第3NMOSトランジスタMN3のドレインに連結され、第3NMOSトランジスタMN3のドレイン電圧がチャージされることによってターンオンされて演算増幅器30の出力が第1設定値3.3Vから第2設定値、例えば、2.1Vにディスチャージされる。
第2NMOSトランジスタMN2は、ドレインが第1NMOSトランジスタMN1のソースに、ソースは下限電圧AVSS3に連結され、スタンバイモード信号pwdb=highによりターンオンされる。
第3NMOSトランジスタMN3は、ソースが下限電圧AVSS3に、ドレインが第4PMOSトランジスタMP4のドレインと連結され、第4PMOSトランジスタMP4のターンオン動作によってターンオフされて、第3NMOSトランジスタMN3のドレイン電圧が、例えば、3.3Vにチャージされるようにする。
このような第2NMOSトランジスタMN2及び第3NMOSトランジスタMN3は、スタンバイモード信号pwdb=lowと0Vのバンドギャップ出力によりターンオフされることで、スタンバイモード時のバンドギャップ基準電圧発生回路の全体電流消費は0μAとなる。
第4NMOSトランジスタMN4は、ソースが第3PMOSトランジスタMP3のドレイン及び第4PMOSトランジスタMP4のゲートと並列に連結され、ドレインは下限電圧AVSS3に連結される。
第5NMOSトランジスタMN5は、ソースが下限電圧AVSS3に、ドレインが出力端に連結され、バンドギャップ基準電圧発生回路のスタンバイモード時にバンドギャップ出力電圧が0Vとなるようにすることで、バンドギャップ電圧を入力として受けて用いる基準電圧又は基準電流発生回路の不要な電力消費を防止する役割をする。
このとき、前記第3PMOSトランジスタMP3、第4PMOSトランジスタMP4、第5PMOSトランジスタMP5、第6PMOSトランジスタMP6、第1NMOSトランジスタMN1、第2NMOSトランジスタMN2、第3NMOSトランジスタMN3、第4NMOSトランジスタMN4、第5NMOSトランジスタMN5を総称して、スタートアップ回路300と称する。
このような構成を参照して、本発明によるバンドギャップ基準電圧発生回路の動作過程を説明すれば、以下の通りである。
まず、スタンバイモードpwd=highであるとき、第2PMOSトランジスタMP2のターンオン動作によって演算増幅器30の出力が第1設定値3.3Vにチャージされる。これにより第1PMOSトランジスタMP1がターンオフし、第1PMOSトランジスタMP1に流れる電流が遮断されるようになる。
また、第2NMOSトランジスタMN2及び第3NMOSトランジスタMN3もスタンバイモードpwdb=low信号と0Vのバンドギャップ出力によりターンオフされることで、スタンバイモード時のバンドギャップ基準電圧発生回路の全体電流消費は0μAとなる。
バンドギャップ基準電圧発生回路がスタンバイモード状態を過ぎて動作モードに切り替われば、第4PMOSトランジスタMP4のターンオン動作と第3NMOSトランジスタMN3のターンオフ動作によって第3NMOSトランジスタMN3のドレイン電圧は第1設定値3.3Vにチャージされるようになる。
これによって、第1NMOSトランジスタMN1と、スタンバイモード信号pwdb=highによる第2NMOSトランジスタMN2のターンオン動作を引き起こし、演算増幅器30の出力は第1設定値3.3Vで要求される動作点である第2設定値2.1Vにディスチャージされるようになる。
このような動作は、バンドギャップ基準電圧発生回路の出力が第3設定値、例えば、1.2Vに到達するまで続く。このとき、前記第3設定値は、バンドギャップ基準電圧発生回路が安定した状態を有する電圧値である。
バンドギャップ基準電圧発生回路の出力が第3設定値1.2Vになれば、第3NMOSトランジスタMN3はターンオンされ、これによって、第3NMOSトランジスタMN3のドレイン電圧は0Vとなる。
従って、第1NMOSトランジスタMN1はターンオフされ、バンドギャップ基準電圧発生回路のスタートアップ回路は動作を終了するようになる。
本実施形態によるバンドギャップ基準電圧発生回路の出力特性を説明すると、図4に示すように、0%(0mV)、0.11%(1.1mV)、1%(10mV)程度の演算増幅器の入力端子の工程ミスマッチが発生しても、スタンバイモードから動作モードへの切り替え時に要求される電圧である1.15Vに短い時間内に定着し、一定の電圧を維持することが分かる。
以上、これまで本発明の実施形態について詳細に記述したが、本発明はこのような実施形態に限定されるものではなく、本発明の技術的思想の範囲内で当業者により様々な変形が可能であることはもちろんである。
従来のバンドギャップ基準電圧発生回路に対する回路図である。 従来のバンドギャップ基準電圧発生回路の出力電圧特性を示すグラフである。 本発明の好適な実施形態によるバンドギャップ基準電圧発生回路に対する回路図である。 本発明によるバンドギャップ基準電圧発生回路の出力電圧特性を示すグラフである。
符号の説明
Q1、Q2 バイポーラトランジスタ
R1、R2、R3 抵抗
30 演算増幅器
MP1、MP2、MP3、MP4、MP5、MP6 PMOSトランジスタ
MN1、MN2、MN3、MN4、MN5 NMOSトランジスタ
300 スタートアップ回路

Claims (15)

  1. バンドギャップ基準電圧発生回路であって、
    コレクタが、下限電圧に連結され、それぞれのエミッタとベース電圧との差を用いて基 準電圧を生成する少なくとも2つのバイポーラトランジスタと、
    前記バイポーラトランジスタから反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する演算増幅器と、
    ソースが上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給する第1PMOSトランジスタと、
    ソースが前記上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給し、 前記バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて前記演算増幅器の出力が第1設定値にチャージされるようにして前記第1PMOSトランジスタをターンオフさせる第2PMOSトランジスタと、
    ソースが前記上限電圧に連結される第3PMOSトランジスタと、
    ソースが前記上限電圧に連結され、ゲートが前記第3PMOSトランジスタのドレインと連結されて前記バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる第4PMOSトランジスタと、
    ソースが前記下限電圧に、ドレインが前記第4PMOSトランジスタのドレインと連結され、前記第4PMOSトランジスタのターンオン動作によってターンオフされてドレイン電圧が前記第1設定値にチャージされるようにする第1NMOSトランジスタと、
    ドレインが前記演算増幅器に、ゲートが前記第1NMOSトランジスタのドレインに連結され、前記第1NMOSトランジスタのドレイン電圧がチャージされることによってターンオンされて前記演算増幅器の出力が前記第1設定値から第2設定値にディスチャージされるようにする第2NMOSトランジスタと、
    を備えるバンドギャップ基準電圧発生回路。
  2. 前記バンドギャップ基準電圧発生回路は、
    ドレインが前記第2NMOSトランジスタのソースに、ソースは前記下限電圧に連結され、前記バンドギャップ基準電圧発生回路のスタンバイモード信号によりターンオンされる第3NMOSトランジスタを更に備えることを特徴とする請求項1に記載のバンドギャップ基準電圧発生回路。
  3. 前記第1NMOSトランジスタ及び第3NMOSトランジスタは、前記スタンバイモード信号と0Vのバンドギャップ出力によりターンオフされることを特徴とする請求項2に記載のバンドギャップ基準電圧発生回路。
  4. 前記バンドギャップ基準電圧発生回路は、
    ソースが第1PMOSトランジスタのドレインに、ゲートが前記下限電圧に、ドレインが前記バンドギャップ基準電圧発生回路の出力端に連結される第5PMOSトランジスタと、
    ソースが前記上限電圧に、ゲートが前記バンドギャップ基準電圧発生回路の出力端に連結される第6PMOSトランジスタと、
    を更に備えることを特徴とする請求項1に記載のバンドギャップ基準電圧発生回路。
  5. 前記第5PMOSトランジスタ及び第6PMOSトランジスタは、前記バンドギャップ基準電圧発生回路の出力端でローパスフィルタの機能を行って高周波ノイズを除去することを特徴とする請求項4に記載のバンドギャップ基準電圧発生回路。
  6. ソースが前記第3PMOSトランジスタのドレイン及び前記第4PMOSトランジスタのゲートと並列に連結され、ドレインは前記下限電圧に連結される第3NMOSトランジスタと、
    ソースが前記下限電圧に、ドレインが出力端に連結される第4NMOSトランジスタと、
    を更に備えることを特徴とする請求項1に記載のバンドギャップ基準電圧発生回路。
  7. 前記第4NMOSトランジスタは、前記バンドギャップ基準電圧発生回路のスタンバイモード時にバンドギャップ出力電圧を0Vに設定することを特徴とする請求項6に記載のバンドギャップ基準電圧発生回路。
  8. 前記演算増幅器は、前記バンドギャップ基準電圧発生回路の出力が第3設定値に到達するまで前記第2設定値にディスチャージされることを特徴とする請求項1に記載のバンドギャップ基準電圧発生回路。
  9. 前記第3設定値は、前記バンドギャップ基準電圧発生回路の安定化状態での電圧値であることを特徴とする請求項8に記載のバンドギャップ基準電圧発生回路。
  10. 前記バンドギャップ基準電圧発生回路の出力が前記第3設定値に到達すれば、前記第1NMOSトランジスタがターンオンされて前記第1NMOSトランジスタのドレイン電圧が略0Vに設定されることを特徴とする請求項8に記載のバンドギャップ基準電圧発生回路。
  11. バンドギャップ基準電圧発生回路であって、
    複数の入力トランジスタを備え、一定の電圧を出力するように構成された演算増幅器と、
    前記演算増幅器と連結され、スタンバイモードと動作モードとの間の切り替えを行うスタートアップ回路を含み、
    前記複数の入力トランジスタに0より大きい既設定値の工程ミスマッチが生じた場合、前記スタートアップ回路がスタンバイモードから動作モードに切り替わると、前記演算増幅器は安定した動作点を有することを特徴とするバンドギャップ基準電圧発生回路。
  12. 前記既設定値は略0.11%であることを特徴とする請求項11に記載のバンドギャップ基準電圧発生回路。
  13. 前記安定した動作点は一定の出力電圧を維持することを含むことを特徴とする請求項11に記載のバンドギャップ基準電圧発生回路。
  14. 前記演算増幅器は3つの設定値のいずれかで作動することを特徴とする請求項11に記載のバンドギャップ基準電圧発生回路。
  15. 前記3つの設定値は略3.3V、略2.1V、略1.15Vであることを特徴とする請求項14に記載のバンドギャップ基準電圧発生回路。
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