CN103076830B - 带隙基准电路 - Google Patents

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Abstract

一种带隙基准电路，包括：基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第三NMOS晶体管，所述第三NMOS晶体管确保在电源电压升高时提供给基准电路各分支的偏置电流相等；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。本发明的带隙基准电路适用于宽电源电压范围的应用。

Description

带隙基准电路
技术领域
本发明涉及集成电路领域，尤其涉及一种带隙基准电路。
背景技术
随着半导体技术和便携式电子产品的发展，对低功耗、高电源电压范围的基准电压源的需求大大增加，也导致带隙基准的设计要求有很大的提高。带隙基准可以产生与电源和工艺无关、具有确定温度特性的基准电压或基准电压。带隙基准的稳定性对整个系统的内部电源的产生，输出电压的调整等都具有直接且至关重要的影响。带隙基准电压必须能够克服制造工艺的偏差，系统内部电源电压在工作范围内的变化以及外界温度的影响。随着系统精度的提高，对基准的温度、电压和工艺的稳定性的要求也越来越高。在模/数转换器(ADC)、数/模转换器(DAC)、动态存储器(DRAM)、Flash存储器等集成电路设计中，低温度系数、低功耗、高电源抑制比(PSRR)的带隙基准设计十分关键。
带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性输出低温漂、高精度的基准电压。但现有技术的带隙基准电路中，随着电源电压的变化，特别是在高电源电压的情况下，提供给带隙电压产生电路的偏置电流通常会产生变化，导致最终输出的基准电压不准确。
其他有关带隙基准电路的信息还可以参考公开号为CN101470457A的中国专利申请，其公开了一种带隙基准电压发生电路。
发明内容
本发明技术方案解决的问题是现有技术的带隙基准电路输出的基准电压不准确。
为解决上述问题，本发明技术方案提供了一种带隙基准电路，包括：基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NOMS晶体管和第三NMOS晶体管，所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极连接电源，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的栅极和漏极，所述第一PMOS晶体管的漏极连接第一NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极连接所述基准电路；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。
可选的，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。
可选的，所述基准电路包括第一PNP晶体管、第一电阻和第二PNP晶体管，所述第一PNP晶体管的发射极连接所述第一NMOS晶体管的源极，所述第一PNP晶体管的基极和集电极接地；所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二PNP晶体管的发射极；所述第二PNP晶体管的基极和集电极接地。
可选的，所述加和电路包括第三PMOS晶体管、第二电阻和第三PNP晶体管，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；所述第三PNP晶体管的发射极连接所述第二电阻的第二端，所述第三PNP晶体管的基极和集电极接地；所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。
可选的，所述第一PNP晶体管的个数为1，所述第二PNP晶体管的个数为4，所述第三PNP晶体管的个数为4。
可选的，所述基准电路包括第一NPN晶体管、第一电阻和第二NPN晶体管，所述第一NPN晶体管的基极和集电极连接所述第一NMOS晶体管的源极，所述第一NPN晶体管的发射极连接地；所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二NPN晶体管的基极和发射极；所述第二NPN晶体管的发射极接地。
可选的，所述加和电路包括第三PMOS晶体管、第二电阻和第三NPN晶体管，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；所述第三NPN晶体管的基极和集电极连接所述第二电阻的第二段，所述第三NPN晶体管的发射极接地；所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。
可选的，所述第一NPN晶体管的个数为1，所述第二NPN晶体管的个数为4，所述第三NPN晶体管的个数为4。
可选的，所述电源的电压范围为1.8伏特~6伏特。
与现有技术相比，本发明技术方案具有以下优点：
本发明技术方案的带隙基准电路具有偏置电路中，所述偏置电路为所述基准电路提供偏置电流。所述偏置电路中包括第三NMOS晶体管，所述第三NMOS晶体管的漏极连接所述第二PMOS晶体管的栅极和漏极，所述第三NMOS晶体管的栅极连接所述第一PMOS晶体管的漏极和栅极，所述第三NMOS晶体管的源极连接所述第二NMOS晶体管的漏极。现有技术中，在电源电压较高时，第二NMOS晶体管的漏极电压远高于第一NMOS晶体管的漏极电压，导致提供给所述基准电路两个双极型晶体管支路的偏置电流不同，最终导致基准电压不准确。而本技术方案中，增加了第三NMOS晶体管，所述第三NMOS晶体管处于导通状态，所述第三NOMS晶体管的栅源电压被钳制在与阈值电压大小相近。由于所述第三NMOS晶体管的阈值电压较低，所述第三NMOS晶体管的栅源电压较低，即所述第一NMOS晶体管漏极电压和所述第二NMOS晶体管漏极电压的差值较小，所述第二NMOS晶体管的漏极和衬底之间的漏电流也由于漏极电压的下降而减小。所述偏置电路提供给基准电路两个双极型晶体管支路的偏置电流基本相同，确保了最终输出的带隙基准电压准确。
附图说明
图1是现有技术的带隙基准电路的结构示意图；
图2是本发明技术方案的带隙基准电路的结构示意图；
图3是本发明实施例的带隙基准电路的结构示意图；
图4是本发明实施例的带隙基准电路在不同电源电压下输出的带隙基准电压随温度变化的电路仿真曲线。
具体实施方式
由背景技术可知，电子设备中通常采用带隙基准电路产生稳定的带隙基准电压，但在带隙基准电路的电源电压较大时，导致带隙基准电路各分支的偏置电流不相等，影响带隙基准电压的准确性。
本发明的发明人研究了现有技术的带隙基准电路。请参考图1，图1示出了现有技术的一种带隙基准电路的结构示意图，包括：第一PMOS晶体管PM11、第二PMOS晶体管PM12、第三PMOS晶体管PM13、第一NMOS晶体管NM11、第二NMOS晶体管NM12、第一PNP晶体管PQ11、第二PNP晶体管PQ12、第三PNP晶体管PQ13、第一电阻R11和第二电阻R12。所述第一PMOS晶体管PM11、第二PMOS晶体管PM12和第三PMOS晶体管PM13的源极接电源VDD；所述第一PMOS晶体管PM11的栅极连接所述第二PMOS晶体管PM12的栅极和漏极，所述第一PMOS晶体管PM11的漏极连接第一NMOS晶体管NM11的漏极和栅极；所述第二PMOS晶体管PM12的漏极连接第二NMOS晶体管NM12的漏极和第三PMOS晶体管PM13的栅极；所述第一NMOS晶体管NM11的栅极连接所述第二NMOS晶体管NM12的栅极，所述第一NMOS晶体管NM11的源极连接所述第一PNP晶体管PQ11的发射极；所述第一电阻R11的第一端连接第二NMOS晶体管NM12的源极，所述第二电阻R12的第二端连接第二PNP晶体管PQ12的发射极；所述第二电阻R12的第一端连接所述第三PMOS晶体管PM13的漏极，所述第二电阻R12的第二端连接第三PNP晶体管PQ13的发射极；所述第一PNP晶体管PQ11的基极和集电极、所述第二PNP晶体管PQ12的基极和集电极、和所述第三PNP晶体管PQ13的基极和集电极接地；所述第三PMOS晶体管PM13的漏极和所述第二电阻R12的第一端输出基准电压Vref。
上述带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性，利用ΔVBE的正温度系数漂移与双极型晶体管VBE3的负温度系数漂移相互抵消，实现低温漂、高精度的基准电压。其中，所述VBE3为第三PNP晶体管PQ13的基极-发射极电压，所述ΔVBE第一PNP晶体管PQ11和第二PNP晶体管PQ12两个PNP晶体管的基极-发射极电压的差值，适当选取第一电阻R11和第二电阻R12的阻值，即可使ΔVBE的正温度系数漂移与VBE3的负温度系数漂移相互抵消。
请继续参考图1，图1中的带隙基准电路采用了电流镜结构，适用于低功耗应用。但是，在电源电压VDD升高时，例如VDD为6伏特时，图中A点和B点之间的电压差不能忽略，B点的电压值高于A点的电压值，当B点的电压过高时，第二PNP晶体管PQ2的漏极和衬底之间的漏电流增大，沟道长度调制效应（Channel-lengthModulation）明显，导致流经第一PNP晶体管PQ1分支和第二PNP晶体管PQ2分支的电流不相等，输出的基准电压Vref不准确。
基于以上研究，本发明的发明人提出了一种带隙基准电路，请参考图2，所述带隙基准电路包括：基准电路201，所述基准电路201包括两个双极型晶体管（图中未示出），用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路202，用于为所述基准电路201提供偏置电流，所述偏置电路202包括第一PMOS晶体管PM21、第二PMOS晶体管PM22、第一NMOS晶体管NM21、第二NOMS晶体管NM22和第三NMOS晶体管NM23，所述第一PMOS晶体管PM21的源极和所述第二PMOS晶体管PM22的源极连接电源VDD，所述第一PMOS晶体管PM21的栅极连接所述第二PMOS晶体管PM22的栅极和漏极，所述第一PMOS晶体管PM21的漏极连接第一NMOS晶体管NM21的漏极、第三NMOS晶体管NM23的栅极、第一NMOS晶体管NM21的栅极和第二NMOS晶体管NM22的栅极，所述第三NMOS晶体管NM23的漏极连接所述第二PMOS晶体管PM22的漏极，所述第三NMOS晶体管NM23的源极连接所述第二NMOS晶体管NM22的漏极，所述第一NMOS晶体管NM21的源极和所述第二NMOS晶体管NM22的源极连接所述基准电路201；加和电路203，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。
上述技术方案中所述偏置电路202包括第三NMOS晶体管NM23，由于所述第三NMOS晶体管NM23的阈值电压较低，所述第三NMOS晶体管NM23处于导通状态，所述第三NOMS晶体管NM23的栅源电压被钳制在与所述阈值电压大小相近的范围内。因此所述第一NMOS晶体管NM21漏极电压和所述第二NMOS晶体管NM22漏极电压的差值较小，所述第二NMOS晶体管NM22的漏极和衬底之间的漏电流也由于漏极电压的下降而减小。所述偏置电路202提供给基准电路201两个双极型晶体管支路的偏置电流基本相同，确保了最终输出的带隙基准电压准确。
下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
请参考图3，图3为本发明实施例的带隙基准电路的结构示意图，所述带隙基准电路包括基准电路301、偏置电路302和加和电路303。
所述偏置电路302用于为所述基准电路301提供偏置电流。
具体的，所述偏置电路302包括第一PMOS晶体管PM31、第二PMOS晶体管PM32、第一NMOS晶体管NM31、第二NOMS晶体管NM32和第三NMOS晶体管NM33，所述第一PMOS晶体管PM31的源极和所述第二PMOS晶体管PM32的源极连接电源VDD，所述第一PMOS晶体管PM31的栅极连接所述第二PMOS晶体管PM32的栅极和漏极，所述第一PMOS晶体管PM31的漏极连接第一NMOS晶体管NM31的漏极、第三NMOS晶体管NM33的栅极、第一NMOS晶体管NM31的栅极和第二NMOS晶体管NM32的栅极，所述第三NMOS晶体管NM33的漏极连接所述第二PMOS晶体管PM32的漏极，所述第三NMOS晶体管NM33的源极连接所述第二NMOS晶体管NM32的漏极，所述第一NMOS晶体管NM31的源极和所述第二NMOS晶体管NM32的源极连接所述基准电路301。
本实施例中，所述第一PMOS晶体管PM31、第二PMOS晶体管PM32、第一NMOS晶体管NM31和第二NMOS晶体管NM32组成电流镜偏置电路，为所述基准电路301提供偏置电压。所述的电源的电压范围为1.8伏特~6伏特，当所述电源的电压为6伏特时，在没有第三NMOS晶体管NM33的情况下，第二NMOS晶体管NM32漏极电压和第一NMOS晶体管NM31的漏极电压差较大，导致提供给基准电路301的两条支路的偏置电流不等，造成输出带隙基准电压不准确。因此在本实施例中，所述偏置电路302还包括了第三NMOS晶体管NM33，由于所述第三NMOS晶体管NM33的阈值电压较低，例如，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。所述第三NMOS晶体管NM33处于导通状态，所述第三NOMS晶体管NM33的栅源电压被钳制在与所述阈值电压大小相近的范围内。因此所述第一NMOS晶体管NM31漏极电压和所述第二NMOS晶体管NM32漏极电压的差值较小，所述第二NMOS晶体管NM32的漏极和衬底之间的漏电流也由于漏极电压的下降而减小。所述偏置电路302提供给基准电路301两个双极型晶体管支路的偏置电流基本相同，确保了最终输出的带隙基准电压准确。
所述基准电路301包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压。
在本实施例中，所述基准电路301包括第一PNP晶体管PQ31、第一电阻R31和第二PNP晶体管PQ32，所述第一PNP晶体管PQ31的发射极连接所述第一NMOS晶体管NM31的源极，所述第一PNP晶体管PQ31的基极和集电极接地；所述第一电阻R31的第一端连接所述第二NMOS晶体管NM32的源极，所述第一电阻R31的第二端连接所述第二PNP晶体管PQ32的发射极；所述第二PNP晶体管PQ32的基极和集电极接地。本实施例中，所述第一PNP晶体管PQ31的个数为1，所述第二PNP晶体管PQ32的个数为4。
所述基准电路301是利用两个双极型晶体管基极-发射极电压的差值与绝对温度成正比的特性来产生正温度系数的第一基准电压的。即ΔVBE=(VBE2-VBEl)=（KT/q）×lnn，其中VBE2为第二PNP晶体管PQ32的基极-集电极电压，VBE1为第一PNP晶体管PQ31的基极-集电极电压，K为玻耳兹曼常数，q为电荷量，T为绝对温度，n为第二PNP晶体管QP32和第一PNP晶体管QP31的发射极面积比值。由上述公式可知，ΔVBE的值仅与绝对温度T成正比关系，具有正温度系数。
在本发明的其他实施例中，所述基准电路包括第一NPN晶体管、第一电阻和第二NPN晶体管，所述第一NPN晶体管的基极和集电极连接所述第一NMOS晶体管的源极，所述第一NPN晶体管的发射极连接地；所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二NPN晶体管的基极和发射极；所述第二NPN晶体管的发射极接地。所述第一NPN晶体管的个数为1，所述第二NPN晶体管的个数为4。
所述加和电路303用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。
在本实施例中，所述加和电路303包括第三PMOS晶体管PM33、第二电阻R32和第三PNP晶体管PQ33，所述第三PMOS晶体管PM33的源极接电源VDD，所述第三PMOS晶体管PM33的栅极连接所述第一PMOS晶体管PM31的栅极、所述第二PMOS晶体管PM32的栅极和所述第二PMOS晶体管PM32的漏极，所述第三PMOS晶体管PM33的漏极连接所述第二电阻R32的第一端；所述第三PNP晶体管PQ33的发射极连接所述第二电阻R32的第二端，所述第三PNP晶体管PQ33的基极和集电极接地；所述第三PMOS晶体管PM31的漏极和所述第二电阻R32的第一端输出所述带隙基准电压Vref。所述第三PNP晶体管PQ33的个数为4，以与所述基准电路的第一PNP晶体管PQ31和第二PNP晶体管PQ32相匹配。
所述第三PMOS晶体管PM33和所述第二PMOS晶体管PM32形成镜像电路，所述第三PMOS晶体管PM33的偏置电流与温度成正比（PTAT：ProportionalToAbsoluteTemperature）。所述第三PMOS晶体管PM31的漏极和所述第二电阻R32的第一端输出所述带隙基准电压Vref，即Vref=VBE3+(R32/R31)ΔVBE=VBE3+(R32/R31)×(KT/q)×lnn，其中VBE3为第三PNP晶体管的基极-发射极电压。所述VBE3即为所述第二基准电压，具有负温度系数，通过第二电阻R32与具有正温度系数的ΔVBE相加获得所述带隙基准电压Vref。适当选取第二电阻R32和第一电阻R31的阻值，可以使上式中两项的和为零温度系数，获得与温度无关的带隙基准电压Vref。
在本实施例中，由于所述偏置电路302包括第三NMOS晶体管NM33，保证了在电源电压VDD升高时，第一NMOS晶体管NM31和第二NMOS晶体管NM32的漏极电压相近，确保了偏置电路302为基准电路301提供的基准电流的准确性。因此，加和电路303产生的带隙基准电压Vref在电源电压VDD升高时不会改变。
在本发明的其他实施例中，所述加和电路包括第三PMOS晶体管、第二电阻和第三NPN晶体管，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；所述第三NPN晶体管的基极和集电极连接所述第二电阻的第二段，所述第三NPN晶体管的发射极接地；所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。所述第三NPN晶体管的个数为4，以与基准电路中的第一NPN晶体管和第二NPN晶体管相匹配。
本发明的发明人对本实施例的带隙基准电路进行了电路仿真，以验证本发明技术方案的效果。请参考图4，图中分别示出了在VDD=1.8V、2.7V、3.6V和5.5V时，本实施例带隙基准电路的输出带隙基准电压Vref随温度的变化曲线。由图中可以看出Vref随温度的漂移小于167ppm/℃，在35.8摄氏度时，Vref在不同电源电压下的漂移小于20毫伏。因此，本发明实施例的带隙基准电路适用于宽电源电压范围的应用，确保了输出带隙基准电压Vref的准确。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种带隙基准电路，其特征在于，包括：
基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；
偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NOMS晶体管和第三NMOS晶体管，所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极连接电源，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的栅极和漏极，所述第一PMOS晶体管的漏极连接第一NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极连接所述基准电路；
加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。
2.如权利要求1所述的带隙基准电路，其特征在于，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。
3.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一PNP晶体管、第一电阻和第二PNP晶体管，
所述第一PNP晶体管的发射极连接所述第一NMOS晶体管的源极，所述第一PNP晶体管的基极和集电极接地；
所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二PNP晶体管的发射极；
所述第二PNP晶体管的基极和集电极接地。
4.如权利要求3所述的带隙基准电路，其特征在于，所述加和电路包括第三PMOS晶体管、第二电阻和第三PNP晶体管，
所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；
所述第三PNP晶体管的发射极连接所述第二电阻的第二端，所述第三PNP晶体管的基极和集电极接地；
所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。
5.如权利要求4所述的带隙基准电路，其特征在于，所述第一PNP晶体管的个数为1，所述第二PNP晶体管的个数为4，所述4个第二PNP晶体管的基极和集电极分别接地、发射极分别连接所述第一电阻的第二端，所述第三PNP晶体管的个数为4，所述4个第三PNP晶体管的基极和集电极分别接地、发射极分别连接所述第二电阻的第二端。
6.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一NPN晶体管、第一电阻和第二NPN晶体管，
所述第一NPN晶体管的基极和集电极连接所述第一NMOS晶体管的源极，所述第一NPN晶体管的发射极连接地；
所述第一电阻的第一端连接所述第二NMOS晶体管的源极，所述第一电阻的第二端连接所述第二NPN晶体管的基极和集电极；
所述第二NPN晶体管的发射极接地。
7.如权利要求6所述的带隙基准电路，其特征在于，所述加和电路包括第三PMOS晶体管、第二电阻和第三NPN晶体管，
所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极和所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；
所述第三NPN晶体管的基极和集电极连接所述第二电阻的第二端，所述第三NPN晶体管的发射极接地；
所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。
8.如权利要求7所述的带隙基准电路，其特征在于，所述第一NPN晶体管的个数为1，所述第二NPN晶体管的个数为4，所述4个第二NPN晶体管的发射极分别接地、基极和集电极分别连接所述第一电阻的第二端，所述第三NPN晶体管的个数为4，所述4个第三NPN晶体管的发射极分别接地、基极和集电极分别连接所述第二电阻的第二端。
9.如权利要求1所述的带隙基准电路，其特征在于，所述电源的电压范围为1.8伏特～6伏特。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103412607B (zh) * 2013-07-18 2015-02-18 电子科技大学 一种高精度带隙基准电压源
CN104579245B (zh) * 2014-04-16 2019-01-04 上海华虹宏力半导体制造有限公司 Rc振荡器
CN105912069B (zh) * 2016-06-27 2018-05-01 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路
CN106569533B (zh) * 2016-06-30 2020-08-25 唯捷创芯(天津)电子技术股份有限公司 一种宽耐压范围的自适应基准电路、芯片及通信终端
CN108279730A (zh) * 2018-01-26 2018-07-13 武汉新芯集成电路制造有限公司 带隙基准电路
CN108469866A (zh) * 2018-05-11 2018-08-31 成都华微电子科技有限公司 超高精度低代价高阶补偿带隙基准电路
CN108646842B (zh) * 2018-07-10 2023-04-28 成都信息工程大学 一种适用于带隙基准源的无过冲软启动电路
TWI714188B (zh) * 2019-07-30 2020-12-21 立積電子股份有限公司 參考電壓產生電路
CN111813173B (zh) * 2020-07-14 2022-08-16 广芯微电子（广州）股份有限公司 一种偏置电路
CN115509289B (zh) * 2021-06-07 2024-04-09 圣邦微电子（北京）股份有限公司 一种降低负压和高温漏电对带隙基准电压影响的芯片
CN113364436B (zh) * 2021-06-24 2023-11-07 中颖电子股份有限公司 一种电压比较电路
CN113804319B (zh) * 2021-10-15 2024-08-27 南方电网数字电网研究院有限公司 温度传感器及集成电路
CN114253338B (zh) * 2021-12-14 2022-10-18 上海富芮坤微电子有限公司 带隙基准电压产生电路
CN115328246B (zh) * 2022-08-12 2023-09-29 苏州大学 一种快速建立的低噪声基准电压源电路
CN116301168B (zh) * 2023-05-22 2023-07-21 上海灵动微电子股份有限公司 带隙基准电路正常工作检测的标识电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271346A (zh) * 2007-03-22 2008-09-24 应建华 一种低功耗、高电源抑制比的带隙电压参考电路
CN101470457A (zh) * 2007-12-26 2009-07-01 东部高科股份有限公司 带隙基准电压发生电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI260772B (en) * 2003-05-27 2006-08-21 Analog Integrations Corp Reference voltage circuit with low energy gap

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271346A (zh) * 2007-03-22 2008-09-24 应建华 一种低功耗、高电源抑制比的带隙电压参考电路
CN101470457A (zh) * 2007-12-26 2009-07-01 东部高科股份有限公司 带隙基准电压发生电路

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