CN116301168B - 带隙基准电路正常工作检测的标识电路 - Google Patents

Abstract

本申请公开了一种带隙基准电路正常工作检测的标识电路，包括：偏置电流源、带隙基准电路、第七至第九PMOS晶体管、以及第六和第七NMOS晶体管，带隙基准电路包括第三至第六PMOS晶体管、第三至第五NMOS晶体管、第二至第五电阻、以及第一和第二三极管。当电源电压低于基准电路的最低工作电压时，第三PMOS晶体管的电流减少，导致第六NMOS晶体管的漏极电流低于第七PMOS晶体管，输出指示信号通知系统。本申请能自适应温度和电源电压对输入对管和三极管的变化，从而给出准确的标识信号。

Description

带隙基准电路正常工作检测的标识电路

技术领域

本申请涉及集成电路技术领域，特别涉及一种带隙基准电路正常工作检测的标识电路。

背景技术

随着CMOS工艺的进步，集成电路已经发展到系统级芯片（System on chip，SOC）的阶段，由于CMOS电路的低成本，低功耗以及工作速度的不断提高，CMOS电路设计技术得到不断的进步，已经被证明是实现SOC的最好选择。带隙基准电路作为其中不可或缺的一个模块，一直以来是研究的热点，基准源是与电源、工艺、温度的关系很小，其精度及稳定性对系统有较大的影响。因此，需要对带隙基准电路做出监测，如果遇到极端条件，使得带隙基准电路精度受到影响时，需要及时发出指示信号，告知系统。

发明内容

本申请的目的在于提供一种带隙基准电路正常工作检测的标识电路，能自适应温度和电源电压对带隙基准电路中的输入对管和三极管的变化，从而给出准确的标识信号。

本申请公开了一种带隙基准电路正常工作检测的标识电路，包括：偏置电流源、带隙基准电路、第七PMOS晶体管、第七PMOS晶体管、第九PMOS晶体管、以及第六NMOS晶体管和第七NMOS晶体管，所述带隙基准电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第二电阻、第三电阻、第四电阻、第五电阻、以及第一三极管和第二三极管；其中，

所述第三PMOS晶体管、第四PMOS晶体管和第七PMOS晶体管的源极均耦合到电源，栅极均耦合到所述偏置电流源输出的偏置电压，所述第四PMOS晶体管的漏极耦合到所述第二电阻的一端和所述第五NMOS晶体管的漏极，所述第二电阻的另一端同时耦合到所述第三电阻和第四电阻的一端，所述第三电阻的另一端经由第五电阻耦合到所述第一三极管的发射极，所述第一三极管和第二三极管的基极和集电极均相连并耦合到地端，所述第五NMOS晶体管的栅极耦合到所述第四NMOS晶体管的漏极和第六PMOS晶体管的漏极，所述第四电阻的另一端耦合到所述第二三极管的发射极和所述第八PMOS晶体管的栅极，所述第五PMOS晶体管、第六PMOS晶体管、第八PMOS晶体管和第九PMOS晶体管的源极均耦合到所述第三PMOS晶体管的漏极，所述第五PMOS晶体管的漏极耦合到所述第三NMOS晶体管的漏极和栅极以及所述第四NMOS晶体管栅极，所述第三电阻和第五电阻之间的节点耦合到所述第五PMOS晶体管和第九PMOS晶体管的栅极，所述第八PMOS晶体管和第九PMOS晶体管的漏极均耦合到所述第七NMOS晶体管的漏极和栅极以及所述第六NMOS晶体管的栅极，所述第六NMOS晶体管的漏极耦合到所述第七PMOS晶体管的漏极，所述第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管的源极均耦合到地端。

在一个优选例中，所述偏置电流源包括第一PMOS晶体管和第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管、以及第一电阻，其中，所述第一PMOS晶体管和第二PMOS晶体管的源极耦合到电源，所述第一PMOS晶体管的漏极和栅极、第二PMOS晶体管的栅极、以及所述第一NMOS晶体管的漏极相连并输出所述偏置电压，所述第一NMOS晶体管的栅极、所述第一PMOS晶体管的漏极、以及所述第二NMOS晶体管的漏极和栅极相连，所述第一NMOS晶体管的源极经由所述第一电阻耦合到地端，所述第二NMOS晶体管的源极耦合到地端。

在一个优选例中，当所述电源的电压低于所述带隙基准电路的最小工作电压时，所述第三PMOS晶体管的电流减小，使得所述第三PMOS晶体管的电流通过所述第八PMOS晶体管和第九PMOS晶体管以及第七NMOS晶体管镜像到所述第六NMOS晶体管的电流减小，所述第六NMOS晶体管的漏极电流低于所述第七PMOS晶体管的漏极电流，使得所述第六NMOS晶体管的漏极和所述第七PMOS晶体管的漏极输出指示信号。

在一个优选例中，所述带隙基准电路的最小工作电压为Vbe_q2+Vgs_mp6+Vds_mp3，其中Vbe_q2为所述第二三极管的发射极和基极之间的电压差，Vgs_mp6为所述第六PMOS晶体管的栅源电压，Vds_mp3为所述第三PMOS晶体管的漏极和源极之间的电压差。

在一个优选例中，所述偏置电流源的最小工作电压低于所述带隙基准电路的最小工作电压。

在一个优选例中，所述偏置电流源的最小工作电压为Vgs_mp1+Vds_mn1+Vr1或者Vgs_mn2+Vds_mp2，其中，Vgs_mp1为所述第一PMOS晶体管的栅源电压，Vds_mn1为所述第一NMOS晶体管的漏极和源极之间的电压差，Vr1为所述第一电阻两端的电压差，Vgs_mn2为所述第二NMOS晶体管的栅源电压，Vds_mp2为所述第二PMOS晶体管的漏极和源极之间的电压差。

在一个优选例中，所述第一三极管和第二三极管为PNP三极管。

本申请实施方式中，当温度降低，带隙基准电路中三级管的发射极和基极之间的电压差增加，而电源电压又较低，不能满足带隙基准电路所要求的最低电源电压时，使得第三PMOS晶体管的电流通过第八PMOS晶体管和第九PMOS晶体管以及第七NMOS晶体管镜像到第六NMOS晶体管的电流减小，将第六NMOS晶体管的漏极和第七PMOS晶体管的漏极电压比较从而能够给出准确的标识信号，告知系统此时的基准电压已经不能满足精度要求。本申请能够能自适应温度和电源电压对输入对管和三极管的变化，从而给出准确的标识信号。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请一个实施例中的带隙基准电路正常工作检测的标识电路结构示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的一个实施例中涉及一种带隙基准电路正常工作检测的标识电路，其结构如图1所示，该结构包括偏置电流源101和带隙基准电路102。偏置电流源101包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第一NMOS晶体管MN1、第二NMOS晶体管MN1、以及第一电阻R1。带隙基准电路包括第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第三NMOS晶体管NM3、NMOS晶体管NM4、第五NMOS晶体管NM5、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一三极管Q1、以及第二三极管Q2。该结构还包括第七PMOS晶体管MP7、第八PMOS晶体管MP8、第九PMOS晶体管MP9、第六NMOS晶体管NM6和第七NMOS晶体管NM7。

在一个实施例中，第一三极管Q1和第二三极管Q2为PNP三极管。

其中，第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极耦合到电源，第一PMOS晶体管MP1的漏极和栅极、第二PMOS晶体管MP2的栅极、以及第一NMOS晶体管NM1的漏极相连并输出偏置电压vbais。第一NMOS晶体管NM1的栅极、第一PMOS晶体管MP1的漏极、以及第二NMOS晶体管NM2的漏极和栅极相连，第一NMOS晶体管NM1的源极经由第一电阻R1耦合到地端，第二NMOS晶体管NM2的源极耦合到地端。

其中，第三PMOS晶体管MP3的源极、第四PMOS晶体管MP4的源极和第七PMOS晶体管的源极均耦合到电源，第三PMOS晶体管MP3的栅极、第四PMOS晶体管MP4的栅极以及第七PMOS晶体管的栅极均耦合到偏置电流源101输出的偏置电压vbais。第三PMOS晶体管MP3和第四PMOS晶体管MP4镜像第一PMOS晶体管MP1的电流。第四PMOS晶体管MP4的漏极耦合到第二电阻R2的一端和第五NMOS晶体管NM5的漏极，第二电阻R2的另一端同时耦合到第三电阻R3的一端和第四电阻R4的一端，第三电阻R3的另一端（节点S1）经由第五电阻R5耦合到第一三极管Q1的发射极，第一三极管Q1的基极和集电极以及第二三极管Q2的基极和集电极均相连并耦合到地端，第五NMOS晶体管NM5的栅极耦合到第四NMOS晶体管NM4的漏极和第六PMOS晶体管MP6的漏极，第四电阻R4的另一端（节点S2）耦合到第二三极管Q2的发射极和第八PMOS晶体管NM8的栅极，第五PMOS晶体管MP5、第六PMOS晶体管MP6、第八PMOS晶体管MP8和第九PMOS晶体管MP9的源极均耦合到第三PMOS晶体管MP3的漏极（节点S3），第五PMOS晶体管MP5的漏极耦合到第三NMOS晶体管MN3的漏极和栅极以及第四NMOS晶体管NM4栅极，第三电阻R3和第五电阻R5之间的节点S1耦合到第五PMOS晶体管MP5的栅极和第九PMOS晶体管MP9的栅极（节点S4），第八PMOS晶体管MP8的漏极和第九PMOS晶体管MP9的漏极均耦合到第七NMOS晶体管NM7的漏极和栅极以及第六NMOS晶体管NM6的栅极，第六NMOS晶体管NM6的漏极耦合到第七PMOS晶体管MP7的漏极，第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管NM5、第六NMOS晶体管NM6、以及第七NMOS晶体管NM7的源极均耦合到地端。

在一个实施例中，带隙基准电路102的最小工作电压为Vbe_q2+Vgs_mp6+Vds_mp3。其中，Vbe_q2为第二三极管Q2的发射极和基极之间的电压差，Vgs_mp6为第六PMOS晶体管MP6的栅源电压（也可是第五PMOS晶体管MP5的栅源电压），Vds_mp3为第三PMOS晶体管MP3的漏极和源极之间的电压差。

在一个实施例中，偏置电流源101的最小工作电压为Vgs_mp1+Vds_mn1+Vr1或者Vgs_mn2+Vds_mp2。其中，Vgs_mp1为第一PMOS晶体管MP1的栅源电压，Vds_mn1为第一NMOS晶体管NM1的漏极和源极之间的电压差，Vr1为第一电阻R2两端的电压差，Vgs_mn2为第二NMOS晶体管NM2的栅源电压，Vds_mp2为第二PMOS晶体管MP2的漏极和源极之间的电压差。应当注意，偏置电流源101的最小工作电压低于带隙基准电路102的最小工作电压。

由于偏置电流源101的最小工作电压为MP1~MP2、MN1~MN2器件的Vgs+Vds，即Vgs_mp1+Vds_mn1+Vr1或者Vgs_mn2+Vds_mp2，而带隙基准电路的最小工作电压为Vbe+Vgs+Vds，即Vbe_q2+Vgs_mp6+Vds_mp3，其中Vbe为三极管Q2的发射极和基极的压差，Vgs为输入对管MP5~MP6的栅源电压，所以带隙基准电路的最小工作电压要大于偏置电路的最小工作电压。当低温时，Vbe和Vgs电压均增加，当Vbe+Vgs+Vds电压大于给定的电源电压，则运放的偏置电流管MP3的Vds被挤压减小，导致运放尾电流MP3电流无法准确镜像偏置电流的MP1,使得基准电压偏离正确值。

第八PMOS晶体管MP8~第九PMOS晶体管MP9按比例镜像第五PMOS晶体管MP5~第六PMOS晶体管MP6。当发生电源电压过低，不足以满足带隙基准电路102的最小工作电压Vbe_q2+Vgs_mp6+Vds_mp3时，由于运放中第三PMOS晶体管MP3的尾电流减小，导致第八PMOS晶体管MP8~第九PMOS晶体管MP9的电流减小，通过第七PMOS晶体管MN7镜像给第六NMOS晶体管MN6的电流也相应减小。而这时的电源电压能够满足偏置电路的最小工作电压Vgs_mp1+Vds_mn1+Vr1或者Vgs_mn2+Vds_mp2，所以第七PMOS晶体管MP7的电流并不受影响。这时，第七PMOS晶体管MP7和第六NMOS晶体管MN6能够通过电流比较给出相应的指示信号vcomp，例如输出高电平，告知系统带隙基准电压此时已经偏离正确值。应注意，本申请需要在不能满足带隙基准电路所要求的最低电源电压时给出指示信号到SOC系统（例如，SOC系统中的处理器（例如，CPU）），SOC系统根据指示信号如何进行处理本申请不予限制。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

可以在本文中使用术语“耦合到”及其派生词。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件间接地彼此接触，但是仍然彼此协作或相互作用，并且可以意味着一个或多个其他元件在被称为彼此耦合的元素之间耦合或连接。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及（例如“一个实施例”或“一些实施例”或“优选实施例”）不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (7)

1.一种带隙基准电路正常工作检测的标识电路，其特征在于，包括：偏置电流源、带隙基准电路、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、以及第六NMOS晶体管和第七NMOS晶体管，所述带隙基准电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第二电阻、第三电阻、第四电阻、第五电阻、以及第一三极管和第二三极管；其中，

所述第三PMOS晶体管、第四PMOS晶体管和第七PMOS晶体管的源极均耦合到电源，栅极均耦合到所述偏置电流源输出的偏置电压，所述第四PMOS晶体管的漏极耦合到所述第二电阻的一端和所述第五NMOS晶体管的漏极，所述第二电阻的另一端同时耦合到所述第三电阻和第四电阻的一端，所述第三电阻的另一端经由第五电阻耦合到所述第一三极管的发射极，所述第一三极管和第二三极管的基极和集电极均相连并耦合到地端，所述第五NMOS晶体管的栅极耦合到所述第四NMOS晶体管的漏极和第六PMOS晶体管的漏极，所述第四电阻的另一端耦合到所述第二三极管的发射极和所述第八PMOS晶体管的栅极，所述第五PMOS晶体管、第六PMOS晶体管、第八PMOS晶体管和第九PMOS晶体管的源极均耦合到所述第三PMOS晶体管的漏极，所述第五PMOS晶体管的漏极耦合到所述第三NMOS晶体管的漏极和栅极以及所述第四NMOS晶体管栅极，所述第三电阻和第五电阻之间的节点耦合到所述第五PMOS晶体管和第九PMOS晶体管的栅极，所述第八PMOS晶体管和第九PMOS晶体管的漏极均耦合到所述第七NMOS晶体管的漏极和栅极以及所述第六NMOS晶体管的栅极，所述第六NMOS晶体管的漏极耦合到所述第七PMOS晶体管的漏极，所述第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管的源极均耦合到地端。

2.如权利要求1所述的带隙基准电路正常工作检测的标识电路，其特征在于，所述偏置电流源包括第一PMOS晶体管和第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管、以及第一电阻，其中，所述第一PMOS晶体管和第二PMOS晶体管的源极耦合到电源，所述第一PMOS晶体管的漏极和栅极、第二PMOS晶体管的栅极、以及所述第一NMOS晶体管的漏极相连并输出所述偏置电压，所述第一NMOS晶体管的栅极、所述第一PMOS晶体管的漏极、以及所述第二NMOS晶体管的漏极和栅极相连，所述第一NMOS晶体管的源极经由所述第一电阻耦合到地端，所述第二NMOS晶体管的源极耦合到地端。

3.如权利要求2所述的带隙基准电路正常工作检测的标识电路，其特征在于，当所述电源的电压低于所述带隙基准电路的最小工作电压时，所述第三PMOS晶体管的电流减小，使得所述第三PMOS晶体管的电流通过所述第八PMOS晶体管和第九PMOS晶体管以及第七NMOS晶体管镜像到所述第六NMOS晶体管的电流减小，所述第六NMOS晶体管的漏极电流低于所述第七PMOS晶体管的漏极电流，使得所述第六NMOS晶体管的漏极和所述第七PMOS晶体管的漏极输出指示信号。

4.如权利要求3所述的带隙基准电路正常工作检测的标识电路，其特征在于，所述带隙基准电路的最小工作电压为Vbe_q2+Vgs_mp6+Vds_mp3，其中Vbe_q2为所述第二三极管的发射极和基极之间的电压差，Vgs_mp6为所述第六PMOS晶体管的栅源电压，Vds_mp3为所述第三PMOS晶体管的漏极和源极之间的电压差。

5.如权利要求4所述的带隙基准电路正常工作检测的标识电路，其特征在于，所述偏置电流源的最小工作电压低于所述带隙基准电路的最小工作电压。

6.如权利要求5所述的带隙基准电路正常工作检测的标识电路，其特征在于，所述偏置电流源的最小工作电压为Vgs_mp1+Vds_mn1+Vr1或者Vgs_mn2+Vds_mp2，其中，Vgs_mp1为所述第一PMOS晶体管的栅源电压，Vds_mn1为所述第一NMOS晶体管的漏极和源极之间的电压差，Vr1为所述第一电阻两端的电压差，Vgs_mn2为所述第二NMOS晶体管的栅源电压，Vds_mp2为所述第二PMOS晶体管的漏极和源极之间的电压差。

7.如权利要求1所述的带隙基准电路正常工作检测的标识电路，其特征在于，所述第一三极管和第二三极管为PNP三极管。