CN104820460B - 一种带隙基准电压源电路 - Google Patents

Abstract

本发明涉及一种的带隙基准电压源电路，包括：基准电路和启动电路，基准电路包括：第五PMOS晶体管、第六PMOS晶体管、第一NPN晶体管、第二NPN晶体管、第一电阻、第二电阻、第三电阻，用于产生基准电压输出Vref；启动电路用于为基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管；该电路结构简单，实用，输出精准。

Description

一种带隙基准电压源电路

技术领域

本发明涉及一种CMOS带隙基准电压源电路，尤其涉及一种无需运算放大器的CMOS带隙基准电压源电路，属于模拟集成电路技术领域。

背景技术

带隙基准电压的基本原理是利用两个具有相反温度系数的电压以合适的权重相加，产生一个具有零温度系数的电压。双极型晶体管(BJT)具有以下两个特性：双极型晶体管的基极-发射极电压VBE与绝对温度成反比；在不同的集电极电流下，两个双极型晶体管的基极-发射极的电压的差值ΔVBE与绝对温度成正比。因此双极型晶体管通常是构成带隙基准电压的核心。

在模拟集成电路或混合信号设计领域，带隙基准电压源是在电路系统中为其它功能模块提供高精度的电压基准，或由其转化为高精度电流基准，为其它功能模块提供精确、稳定的偏置的电路。它是模拟集成电路和混合集成电路中非常重要的模块。基准源输出的基准信号稳定，与电源电压、温度以及工艺的变化无关，随着电路集成度的提高，基准电压源也越来越多的集成到芯片内部，以降低系统成本。

随着集成电路的发展，市场竞争日趋激烈，如何压缩制作成本，提高产品精度和质量成为了能否立足的关键。在相同的工艺条件下，占用更小的面积往往意味着更低的成本。电路结构的复杂程度也影响着产品的良率，进而影响成本。因此，结构简单、实用、输出精准的电路模块在市场上有着很强的竞争力。

传统的基准电压源电路如图1所示，包含误差放大器OP、第一PMOS晶体管PM1，第二PMOS晶体管PM2，第三PMOS晶体管PM3，第一PNP晶体管Q1，第二PNP晶体管Q2，第三PNP晶体管Q3，第一电阻R1，第二电阻R2。

其中，所述第一PMOS晶体管PM1，第二PMOS晶体管PM2与第三PMOS晶体管PM3的衬底和源极都接VDD，所述第一PMOS晶体管PM1的栅极，所述第二PMOS晶体管PM2的栅极与所述第三PMOS晶体管PM3的栅极相连并接于所述误差放大器OP的输出端，所述第一PMOS晶体管PM1的漏极与所述误差放大器OP的负输入端相连并接于所述第一PNP晶体管Q1的发射极，所述第二PMOS晶体管PM2的漏极与所述误差放大器OP的正输入端相连并接于第一电阻R1的上端，所述第一电阻R1的下端与所述第二PNP晶体管Q2的发射极相连，所述第一PNP晶体管Q1的基极和集电极与所述第二PNP晶体管Q2的基极和集电极都接AGND,所述第三PMOS晶体管PM3的漏极与所述第二电阻R2的上端相连作为基准的输出端，所述第二电阻R2的下端与所述第三PNP晶体管Q3的发射极相连，所述第三PNP晶体管Q3的基极与集电极接于AGND。

具有上述结构的带隙基准电压电路因为包含误差放大器及相应的偏置电路，存在面积较大的问题，并且，误差放大器自身的失调电压及噪声也会加到基准电压输出端(Vref)。由于基准电压由一支路单独生成，图1中PM3、PM1和PM2镜像电流源间的镜像失配也会加大基准电压的失调电压，并且增加了版图的面积。

发明内容

本发明的主要目的是提供一种结构简单，实用，输出精准的带隙基准电压源电路。

本发明解决其技术问题所采用的技术方案是：

一种带隙基准电压源电路，其包括：基准电路和启动电路，所述基准电路包括：第五PMOS晶体管PM5、第六PMOS晶体管PM6、第一NPN晶体管Q1、第二NPN晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3，用于产生基准电压输出Vref；

所述启动电路用于为所述基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第一NMOS晶体管NM1和第二NMOS晶体管NM2；

其中：

所述第五PMOS晶体管PM5的栅极和所述第六PMOS的晶体管PM6的栅极相连并均接于第五PMOS晶体管PM5的漏极；所述第五PMOS晶体管PM5的源极和衬底与第六PMOS晶体管PM6的源极和衬底都接电源VDD；所述第一NPN晶体管Q1的集电极和所述第五PMOS晶体管PM5的漏极相连，所述第一NPN晶体管Q1的基极与第二NPN晶体管Q2的集电极相连并均接于所述第三电阻R3的下端，所述第一NPN晶体管Q1的发射极与所述第二NPN晶体管Q2的发射极相连并均接地AGND，所述第二NPN晶体管Q2的基极与所述第三电阻R3的上端相连；所述第一电阻R1的上端与所述第六PMOS晶体管PM6的漏极相连，所述第一电阻R1的下端与所述第二电阻R2的上端相连并作为基准电路的输出端；所述第二电阻R2的下端与所述第三电阻R3的上端相连；所述第一PMOS晶体管PM1的衬底和源极与所述第二PMOS晶体管PM2的衬底和源极都接入电源VDD，所述第一PMOS晶体管PM1的栅极与第二PMOS晶体管PM2的栅极相连并接于第一PMOS晶体管PM1的漏极，所述第二PMOS晶体管PM2的漏极与所述第一NMOS晶体管NM1的栅极相连，所述第一PMOS晶体管PM1的漏极连接偏置电流IBIAS。

所述第一NMOS晶体管NM1的衬底和源极与所述第二NMOS晶体管NM2的衬底和源极都接低电平VSS，所述第二NMOS晶体管NM2的漏极与所述第四PMOS晶体管PM4的栅极相连，所述第四PMOS管PM4的衬底和源极都接电源VDD，所述第四PMOS管PM4的漏极与所述第一NPN晶体管Q1的基极相连。

优选地，所述第一NPN晶体管Q1的个数为12个，所述第二NPN晶体管Q2个数为1个。

实施本发明的技术方案，具有以下有益效果：本发明提供的CMOS带隙基准电压源由于未采用误差放大器，版图上占用面积会显著减小，结构简单，而且也不存在误差放大器自身的失调电压及噪声对基准电压输出端的影响，有助于提高产品良率；同时，基准电压输出支路并未如现有电路一样，由一个支路单独产生，也避免了电流镜像失配引起的失调电压的影响，并且也节省了面积和功耗。

附图说明

图1为现有技术提供的基准电压源电路的结构原理图；

图2为本发明实施例提供的带隙基准电压源电路；

图3为本发明实施例提供的带隙基准电压源电路的输出Vref随温度变化的仿真图；

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供一种带隙基准电压源电路，包括：基准电路和启动电路，如图2所示，所述基准电路包括：第五PMOS晶体管PM5、第六PMOS晶体管PM6、第一NPN晶体管、第二NPN晶体管、第一电阻R1、第二电阻R2、第三电阻R3和用于产生与电源和温度无关的基准电压输出Vref。

所述启动电路用于为所述基准核心电路提供简并状态时的启动偏置电压，如图2所示，所述启动电路包括第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第一NMOS晶体管NM1和第二NMOS晶体管NM2。

其中：

所述第五PMOS晶体管PM5的栅极和所述第六PMOS的晶体管PM6的栅极相连并均接于第五PMOS晶体管PM5的漏极；所述第五PMOS晶体管PM5的源极和衬底与第六PMOS晶体管PM6的源极和衬底都接电源VDD；所述第一NPN晶体管Q1的集电极和所述第五PMOS晶体管PM5的漏极相连，所述第一NPN晶体管Q1的基极与第二NPN晶体管Q2的集电极相连并均接于所述第三电阻R3的下端，所述第一NPN晶体管Q1的发射极与所述第二NPN晶体管Q2的发射极相连并均接地AGND，所述第二NPN晶体管Q2的基极与所述第三电阻R3的上端相连；所述第一电阻R1的上端与所述第六PMOS晶体管PM6的漏极相连，所述第一电阻R1的下端与所述第二电阻R2的上端相连并作为基准电路的输出端；所述第二电阻R2的下端与所述第三电阻R3的下端相连；所述第一PMOS晶体管PM1的衬底和源极与所述第二PMOS晶体管PM2的衬底和源极都接入电源VDD，所述第一PMOS晶体管PM1的栅极与第二PMOS晶体管PM2的栅极相连并接于第一PMOS晶体管PM1的漏极，所述第二PMOS晶体管PM2的漏极与所述第一NMOS晶体管NM1的栅极相连，所述第一PMOS晶体管PM1的漏极连接偏置电流IBIAS。

所述第一NMOS晶体管NM1的衬底和源极与所述第二NMOS晶体管NM2的衬底和源极都接低电平VSS，所述第二NMOS晶体管NM2的漏极与所述第四PMOS晶体管PM4的栅极相连，所述第四PMOS管PM4的衬底和源极都接电源VDD，所述第四PMOS管PM4的漏极与所述第一NPN晶体管Q1的基极相连。

在上述实施例中，优选地，所述第一NPN晶体管Q1的个数为12个，所述第二NPN晶体管Q2个数为1个。

上述带隙基准电压源电路的工作原理是根据硅材料的带隙电压与温度无关的特性，利用ΔVBE的正温度系数漂移与双极型晶体管VBE2的负温度系数漂移相互抵消，实现低温漂、高精度的基准电压。其中，所述VBE2为第二PNP晶体管的基极-发射极电压，所述ΔVBE为第二PNP晶体管和第一PNP晶体管两个PNP晶体管的基极-发射极电压的差值，所述第五PMOS晶体管的电流ID5与所述第六PMOS晶体管的电流ID6相等，Vref＝VBE2+R2/R3*ΔVBE(公式1)

VBE＝VT*ln(IC/IS)(公式2)

ΔVBE＝VBE2-VBE1＝VT*lnn(公式3)

VT＝KT/q(公式4)

所述公式3中，k是指波尔兹曼常量，T是指温度，q是指电子电荷量，

所述公式1中，VBE2为负温度系数电压，ΔVBE为正温度系数电压，公式3中的n为第一NPN晶体管与第二NPN晶体管的个数比，通过适当调节R2，R3电阻值使得常温下正负温度系数相抵消，从而使得带隙基准电压源电路的输出Vref在工作温度范围内具有最小的变化率。

由上可见，图2所示的电路中没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对基准电压输出端的影响，并且节省了功耗和面积；另外，基准电压Vref输出支路并未如图1现有电路所示，由一个支路(PM3支路)单独产生，也在一定程度上避免了电流镜像失配引起的失调电压的影响，并且，也节省了面积和功耗。

所述启动电路用于为所述基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管，第二PMOS晶体管，第三PMOS晶体管，第四PMOS晶体管，第一NMOS晶体管，第二NMOS晶体管。

所述的启动电路的作用在于当所述基准核心电路在上电后处于简并状态时，(即电路没有开启的状态)所述第三PMOS晶体管处于关断状态，所述第二NMOS晶体管导通，拉低了所述第四PMOS晶体管的栅端电压，使得所述第四PMOS晶体管导通，从而使所述第一NPN晶体管导通，给所述第五PMOS晶体管提供一个开启电压使其导通，所述基准核心电路进入正常工作状态，进而使得所述第三PMOS晶体管导通并进入线性工作区，由于第三PMOS晶体管宽长比很大，使得其漏端电压拉高，进而使所述第四PMOS管关断，至此，电路启动过程结束。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种带隙基准电压源电路，其特征在于，包括：基准电路和启动电路，所述基准电路包括：第五PMOS晶体管PM5、第六PMOS晶体管PM6、第一NPN晶体管Q1、第二NPN晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3，用于产生基准电压输出Vref；

所述启动电路用于为所述基准核心电路提供简并状态时的启动偏置电压，包括第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第一NMOS晶体管NM1和第二NMOS晶体管NM2；

其中：

所述第五PMOS晶体管PM5的栅极和所述第六PMOS的晶体管PM6的栅极相连并均接于第五PMOS晶体管PM5的漏极；所述第五PMOS晶体管PM5的源极和衬底与第六PMOS晶体管PM6的源极和衬底都接电源VDD；所述第一NPN晶体管Q1的集电极和所述第五PMOS晶体管PM5的漏极相连，所述第一NPN晶体管Q1的基极与第二NPN晶体管Q2的集电极相连并均接于所述第三电阻R3的下端，所述第一NPN晶体管Q1的发射极与所述第二NPN晶体管Q2的发射极相连并均接地AGND，所述第二NPN晶体管Q2的基极与所述第三电阻R3的上端相连；所述第一电阻R1的上端与所述第六PMOS晶体管PM6的漏极相连，所述第一电阻R1的下端与所述第二电阻R2的上端相连并作为基准电路的输出端；所述第二电阻R2的下端与所述第三电阻R3的上端相连；所述第一PMOS晶体管PM1的衬底和源极与所述第二PMOS晶体管PM2的衬底和源极都接入电源VDD，所述第一PMOS晶体管PM1的栅极与第二PMOS晶体管PM2的栅极相连并接于第一PMOS晶体管PM1的漏极，所述第二PMOS晶体管PM2的漏极与所述第一NMOS晶体管NM1的栅极相连，所述第一PMOS晶体管PM1的漏极连接偏置电流IBIAS；

所述第一NMOS晶体管NM1的衬底和源极与所述第二NMOS晶体管NM2的衬底和源极都接低电平VSS，所述第二NMOS晶体管NM2的漏极与所述第四PMOS晶体管PM4的栅极相连，所述第四PMOS管PM4的衬底和源极都接电源VDD，所述第四PMOS管PM4的漏极与所述第一NPN晶体管Q1的基极相连。

2.如权利要求1所述带隙基准电压源电路，其特征在于，所述第一NPN晶体管Q1的个数为12个，所述第二NPN晶体管Q2个数为1个。