CN103389762A - 启动电路和包括启动电路的带隙基准源电路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000005540 biological transmission Effects 0.000 claims description 17
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003412 degenerative effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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Abstract
本发明提供一种用于带隙基准源电路的启动电路，所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路以及两个双极型晶体管，所述启动电路包括一个开关管，该开关管一端连接在带隙基准源电路的运算放大器一个输入端，所述开关管由power down控制信号的电平高低控制导通与关闭，当关断带隙基准源电路时，开关管关闭，启动带隙基准源电路时，开关管导通。相应地，本发明还提供一种包括启动电路的带隙基准源电路。通过控制信号的电平高低使开关管导通或关闭，在power down为高电平时启动电路能够完全关断带隙基准源电路，同时能够保证启动电路的正常工作，并且启动电路本身具有极低的功耗。
Description
技术领域
本发明涉及带隙基准源电路领域，特别是涉及启动电路和包括启动电路的带隙基准源电路。
背景技术
近年来，由于集成电路的飞速发展，带隙基准源在模拟集成电路、数模混合电路以及系统集成芯片中都有着非常广泛的应用。带隙基准源电路的电路图参见图1，带隙基准源电路10包括由运算放大器A以及两个PMOS管M5和M6构成的负反馈电路，该负反馈电路对具有正温度系数和负温度系数的双极型晶体管Q0和Q1的两条支路的电压进行负反馈，在双极型晶体管Q1的支路包括与双极型晶体管Q1串联的电阻器R0。通过设计两个支路的参数，以使带隙基准源电路的温度系数为零。PMOS管M5的漏极和双极型晶体管Q0的发射极连接在运算放大器A的反相输入端，双极型晶体管Q1的发射极通过电阻器R0连接在运算放大器A的同相输入端，PMOS管M6的漏极连接在运算放大器A的同相输入端，运算放大器A的输出端P2连接在PMOS管M5和M6的栅极，通过运算放大器A的输出电压来控制两条支路的电流，达到对两条支路的电压进行负反馈的目的。但是，在图1中所示的带隙基准源电路10中，在电源VCC通电过程中，运算放大器A的两个输入端的电压为零时，运算放大器A不工作，输出端P2的电压随电源电压的升高而升高，使PMOS管M5和M6处于关闭状态。运算放大器A的输出端电压不能反映输入端的电压，使负反馈控制产生错误，带隙基准源电路10输出为零而不能正常工作。为了让带隙基准源电路10在启动后脱离这种稳态的零简并点，通常需要启动电路20，使带隙基准源电路10在启动后迅速进入需要的工作状态。
参见图1，带隙基准源电路10的启动电路20，所述启动电路20包括：三个PMOS管M0、M1和M7，三个NMOS管M2、M3和M4。其中，PMOS管M7和NMOS管M2串联在电源VCC和虚地GND之间，PMOS管M7和NMOS管M2的漏端都连接在运算放大器A的输出端，PMOS管M7的栅极接控制信号PDN，NMOS管M2的栅极接MNOS管M3的漏极；PMOS管M0和NMOS管M3串联在电源VCC和虚地GND之间，PMOS管M0和NMOS管M3的栅极都连接在运算放大器A的反向输入端；PMOS管M1的源极接电源，漏极接运算放大器A的反向输入端，栅极接控制信号PDN；NMOS管M4的漏极和源极分别与NMOS管M3的源极和漏极连接，NMOS管M4的栅极接控制信号PD。其中，控制信号PD为高电平时，控制信号PDN为低电平；控制信号PD为低电平时，控制信号PDN为高电平。PMOS管M0为沟道很长的晶体管，其导通电阻非常大。
参见图1，在控制信号PD为有效高电平(power down，关断电源)时，相应的控制信号PDN为低电平，此时P1点被拉至高电平，同时P3点被拉为低电平，PMOS管M0和NMOS管M2都关断，没有电流，NMOS管M3相当于一个电容，其栅极接电源VCC，而源漏端都接地；PMOS管M7此时导通，P2点被拉为高电平，因而PMOS管M5和M6也被关断，带隙基准源电路10不工作。当控制信号PD从高电平变为低电平时，控制信号PDN为高电平，此时PMOS管M1、M7和NMOS管M4关断，P1点电位下降，PMOS管M0开始慢慢导通，而NMOS管M3的导通能力开始下降，因此P3点电位上升，当P3点电位超过NMOS管M2的阈值电压Vth时，NMOS管M2导通，P2点电位被下拉，从而让带隙基准源电路10的PMOS管M5和M6都能导通工作；同时这个过程中原来NMOS管M3作为一个电容其栅极上的电荷经双极型晶体管Q0流下，让双极型晶体管Q0和Q1都有电流，带隙基准源电路10正常工作。工作稳定后，因为P1点电位还是会让PMOS管M0、NMOS管M3都导通，因而NMOS管M2最终关断没有漏电，由于NMOS管M0的栅长L很大，其导通电阻很大，通过PMOS管M0、NMOS管M3到地的漏电也非常小，所以启动电路20在带隙基准源电路10稳定后完全没有耗电。在控制信号PD电平从高到低转化过程中，P1点电荷对双极型晶体管Q0的下灌和NMOS管M2对P2点电位的下拉确保带隙基准源电路10工作，不会进入带隙基准源电路10电流为零的简并点。
但是，上述带有启动电路20的带隙基准源电路10，在控制信号PD为高电平时，PMOS管M5、M6都关断，从电源VCC经过PMOS管M1到P1点再经过双极型晶体管Q0还会有漏电，增加了启动电路20在关断(控制信号PD为高电平)时的功耗。为了降低启动电路20在关断时的功耗，在带隙基准源电路10中的双极型晶体管Q0和Q1的发射极都插入一个由控制信号PD控制的开关管M5’和M6’，参见图2，这里的开关管为NMOS管。图2所示的启动电路20虽然能够关断带隙基准源电路10的漏电，但是，所述开关管M5’和M6’的导通压降对带隙基准源电路10有影响，因此，必须要求两个开关管M5’和M6’与双极型晶体管Q0和Q1支路具有良好的匹配性能。
发明内容
本发明旨在提高一种启动电路和包括启动电路的带隙基准源电路，能够在关断状态时完全关断带隙基准源电路，同时能够保证启动电路的正常工作。
本发明提供一种用于带隙基准源电路的启动电路，所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路以及两个双极型晶体管，所述启动电路包括三个PMOS管、三个NMOS管以及一个开关管，其中，
第一PMOS管和第一NMOS管串联在电源和虚地之间，第一PMOS管和第一NMOS管的漏端都连接在运算放大器的输出端，第一PMOS管的栅极接第二控制信号，第一NMOS管的栅极接第二NMOS管的漏极；
第二PMOS管和第二NMOS管串联在电源和虚地之间，第二PMOS管和第二NMOS管的栅极通过开关管连接在运算放大器的一个输入端；在启动电路启动带隙基准源电路瞬间，所述开关管导通使第二PMOS管和第二NMOS管的栅极存储电荷转移到带隙基准源电路的双极型晶体管上形成电流；在带隙基准源电路完全启动并且工作稳定后，第二PMOS管和第二NMOS管的栅极电位由带隙基准源电路中双极型晶体管的导通压降决定；
第三PMOS管的源极接电源，第三PMOS管的漏极接第二PMOS管的栅极，第三PMOS管的栅极接第二控制信号；
第三NMOS管的漏极和源极分别与第二NMOS管的漏极和源极连接，第三NMOS管的栅极接第一控制信号；
所述第一控制信号与所述第二控制信号为电平相反信号；所述第一控制信号和/或所述第二控制信号控制所述开关管的导通与关闭。
优选地，所述启动电路还包括一个电容元件，所述电容元件连接在所述第二NMOS管的栅极和虚地之间。
优选地，所述开关管为第四NMOS管，所述第四NMOS管的漏极接第二PMOS管的栅极，源极接所述运算放大器的反向输入端或正向输入端，栅极接第二控制信号。
优选地，所述开关管为第四PMOS管，所述第四PMOS管的源极接第二PMOS管的栅极，漏极接所述运算放大器的反向输入端或正向输入端，栅极接第一控制信号。
优选地，所述开关管为PNP型晶体管，所述PNP型晶体管的发射极接在第二NMOS管的栅极，集电极接运算放大器的反向输入端或正向输入端，基极接第一控制信号。
优选地，所述开关管为NPN型晶体管，所述NPN型晶体管的集电极接在第二NMOS管的栅极，发射极接运算放大器的反向输入端或正向输入端，基极接第二控制信号。
优选地，所述开关管为传输门，所述传输门由一个NMOS管和一个PMOS管并联组成，所述传输门的NMOS管的栅极接第二控制信号，传输门的PMOS管的栅极接第一控制信号。
优选地，所述电容元件为电容，所述电容连接在第二NMOS管的栅极和虚地GND之间。
优选地，其特征在于，所述电容元件为MOS管，所述MOS管的栅极接在第二NMOS管的栅极，所述MOS管的源极和漏极接在虚地。
相应地，本发明还提供一种包括启动电路的带隙基准源电路，所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路，所述负反馈电路对具有正温度系数和负温度系数的双极型晶体管的两条支路的电压进行负反馈，所述启动电路包括：三个PMOS管、三个NMOS管以及一个开关管，其中，
第一PMOS管和第一NMOS管串联在电源和虚地之间，第一PMOS管和第一NMOS管的漏端都连接在运算放大器的输出端，第一PMOS管的栅极接第二控制信号，第一NMOS管的栅极接第二NMOS管的漏极；
第二PMOS管和第二NMOS管串联在电源和虚地之间，第二PMOS管和第二NMOS管的栅极通过开关管连接在运算放大器的一个输入端；在启动电路启动带隙基准源电路瞬间，所述开关管导通使第二PMOS管和第二NMOS管的栅极存储电荷转移到所述带隙基准源电路的双极型晶体管上形成电流；在带隙基准源电路完全启动并且工作稳定后，第二PMOS管和第二NMOS管的栅极电位由带隙基准源电路中双极型晶体管的导通压降决定；
第三PMOS管的源极接电源，第三PMOS管的漏极接第二PMOS管的栅极，第三PMOS管的栅极接第二控制信号；
第三NMOS管的漏极和源极分别与第二NMOS管的漏极和源极连接，第三NMOS管的栅极接第一控制信号；
所述第一控制信号与所述第二控制信号为电平相反信号；所述第一控制信号和/或所述第二控制信号控制所述开关管的导通与关闭。
优选地，所述启动电路还包括一个电容元件，所述电容元件连接在所述第二NMOS管的栅极和虚地之间。
与现有技术相比，本发明提供的用于带隙基准源电路的启动电路，包括一个受到控制信号控制的开关管，所述开关管连接在启动电路的第二PMOS管的栅极和带隙基准源电路的运算放大器一个输入端之间，在启动电路启动带隙基准源电路瞬间，所述开关管导通使第二PMOS管和第二NMOS管的栅极存储电荷转移到带隙基准源电路的双极型晶体管上形成电流；在带隙基准源电路完全启动并且工作稳定后，第二PMOS管和第二NMOS管的栅极电位由带隙基准源电路中双极型晶体管的导通压降决定。通过控制信号的电平高低使开关管导通或关闭，在power down(第一控制信号为高电平)时启动电路能够完全关断带隙基准源电路，同时能够保证启动电路的正常工作。
另外，本发明启动电路的技术方案中，不需要改变带隙基准源电路的结构，提高了启动电路在带隙基准源电路方面的通用性。
附图说明
图1和图2为现有技术中包括启动电路的带隙基准源电路结构图；
图3为本发明第一实施例的包括启动电路的带隙基准源电路结构图；
图4和图5为本发明第二实施例的包括启动电路的带隙基准源电路结构图；
图6和图7为本发明第三实施例的包括启动电路的带隙基准源电路结构图；
图8为本发明第四实施例的包括启动电路的带隙基准源电路结构图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
有鉴于此，本发明的目的在于提供一种包括启动电路的带隙基准源电路，所述启动电路在图1中启动电路的基础上在PMOS管M0的栅极和M5的漏极之间增加开关管，所述开关管由控制信号控制其导通和关断。本发明的包括启动电路的带隙基准源电路，在不影响带隙基准源电路的情况下实现在接收到关断信号时完全关断带隙基准源电路，同时保证带隙基准源电路功能的正常实现。
实施例一：
参见图3，为本发明的包括启动电路的带隙基准源电路实施例一的电路图，启动电路200用于控制带隙基准源电路100在电路启动后迅速进入需要的工作状态。
带隙基准源电路100与图1中所示的带隙基准源电路相同，包括：PMOS管M5和M6、运算放大器A、双极型晶体管Q0和Q1电阻器R0。其中，PMOS管M5和M6、运算放大器A构成的负反馈电路，PMOS管M5和M6的源极接在电压VCC，PMOS管M5的漏极和双极型晶体管Q0的发射极连接在运算放大器A的反相输入端，PMOS管M6的漏极连接在运算放大器A的同相输入端；双极型晶体管Q1的发射极通过电阻器R0连接在运算放大器A的同相输入端，双极型晶体管Q0和Q1的基极和集电极接在虚地GND；运算放大器A的输出端P2连接在PMOS管M5和M6的栅极。
由于运算放大器A的作用，其输入两端之间形成虚短，电位相同，所以电阻R0两端电压即是两个PNP管子的VEB电压差。设双极型晶体管Q0和Q1均是由物理上完全匹配的PNP管子并联而成，并且双极型晶体管Q0的个数和Q1的个数是1∶n，并且从PMOS管M5到双极型晶体管Q0和从PMOS管M6到双极型晶体管Q1电流相等，均为I。则分布在电阻R0上的电压V＝VEBQ0-VEBQ1＝KT/q*ln(n)。K是波尔兹曼常数，q是电子电荷量，T是绝对温度。所以该电阻上的电压是一个和绝对温度成正比的量，由于双极型器件的VBE电压本身是一个负温度系数，所以可以通过产生一个电压VREF＝a1*VBE+a2*KT/q*ln(n)，调试系数a1和a2，可以创造一个与温度无关的参考电压。本实施例图3中是产生一个绝对温度成正比的电压电路。该电路再配合一个VBE的叠加，就能形成一个完整的基准源电路。
启动电路200包括：三个PMOS管、三个NMOS管以及一个开关管，具体为第一PMOS管M7、第二PMOS管M0和第三PMOS管M1，第一NMOS管M2、第二NMOS管M3和第三NMOS管M4，所述开关管为第四NMOS管M8。其中，第一PMOS管M7和第一NMOS管M2串联在电源VCC和虚地GND之间，第一PMOS管M7和第一NMOS管M2的漏端都连接在运算放大器A的输出端，第一PMOS管M7的栅极接第二控制信号PDN，第一NMOS管M2的栅极接NMOS管M3的漏极；第二PMOS管M0和第二NMOS管M3串联在电源VCC和虚地GND之间，第二PMOS管M0和第二NMOS管M3的栅极通过开关管连接在运算放大器A的反向输入端或正向输入端；该开关管构成电荷转移通路，在启动电路200启动带隙基准源电路100瞬间，所述开关管导通使第二PMOS管M0和第二NMOS管M3栅极存储电荷转移到带隙基准源电路100的双极型晶体管上；第三PMOS管M1的源极接电源VCC，漏极接接第二PMOS管M0的栅极，第三PMOS管M1的栅极接第二控制信号PDN；第三NMOS管M4的漏极和源极分别与第二NMOS管M3的漏极和源极连接，第三NMOS管M4的栅极接第一控制信号PD。特别地，所述开关管为NMOS管，参见图3，第四NMOS管M8的漏极接第二PMOS管M0的栅极，源极接运算放大器A的反向输入端或正向输入端，栅极接第二控制信号PDN。其中，第一控制信号PD和第二控制信号PDN为电平相反信号，第一控制信号PD为高电平时，第二控制信号PDN为低电平；第一控制信号PD为低电平时，第二控制信号PDN为高电平。第二PMOS管M0为沟道很长的晶体管，其导通电阻非常大。
本实施例的启动电路200，在第一控制信号PD为高电平时，第二控制信号PDN为低电平，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4导通，P1、P2点都被拉至高电平，第二NMOS管M3相当于一个电容，第四NMOS管M8被第二控制信号PDN关闭，PMOS管M5、M6也都被关闭，带隙基准源电路100没有漏电。P3被第三NMOS管M4拉低，第一NMOS管M2也处于关闭状态。在第一控制信号PD由高电平转为低电平时，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4关闭，第四NMOS管M8导通，此时存储在第二NMOS管M3上的电荷转移到双极型晶体管Q0发射极，P1点电位下降，第二PMOS管M0开始导通，P3点电位上升，第一NMOS管M2开始导通，对P2点电位有下拉作用，P2点电位下降，PMOS管M5、M6都导通，让带隙基准源电路100彻底脱离简并状态，启动电路工作完成。在启动电路工作完成后，P1点电位会维持在一个状态，该状态由带隙基准源电路100决定；此时虽然第二PMOS管M0处于导通状态，但其L很大，导通电阻很高，同时P1点电位使第二NMOS管M3处于一个弱导通的状态，第二PMOS管M0和第二NMOS管M3上流过的电流很小，可以忽略。此时第一NMOS管M2也处于一个弱导通的状态，对P2点电位没有影响。
本实施例中，所述开关管也可以为由第一控制信号PD控制的第四PMOS管，所述第四PMOS管的源极接第二PMOS管M0的栅极，漏极接运算放大器A的反向输入端，栅极接第一控制信号PD。
所述带隙基准源电路100的电路图不仅限于本实施例中的情况，还可以有多种改变，例如包括多个电阻等，只要包括由运算放大器A以及两个PMOS管M5和M6构成的负反馈电路，该负反馈电路对具有正温度系数和负温度系数的双极型晶体管Q0和Q1的两条支路的电压进行负反馈，同时，启动电路200的开关管连接在第二PMOS管M0的栅极和运算放大器A的一个输入端之间即可。
实施例二：
在实施例一的基础上，在启动电路中可以增加一个电容元件，参见图4，为本发明的包括启动电路的带隙基准源电路实施例二的电路图，启动电路201用于控制带隙基准源电路100在电路启动后迅速进入需要的工作状态。
启动电路201包括：三个PMOS管、三个NMOS管以及一个开关管，具体为第一PMOS管M7、第二PMOS管M0和第三PMOS管M1，第一NMOS管M2、第二NMOS管M3和第三NMOS管M4，以及一个开关管M8和一个电容元件C0。除电容元件外，启动电路201中的其他元件与实施例一中的启动电路200中的相同，这里不在赘述。所述电容元件连接在第二NMOS管M3的栅极和虚地GND之间。本实施例中，所述开关管M8为第四NMOS管，漏极接PMOS管M0的栅极，源极接运算放大器A的反向输入端或正向输入端，栅极接第二控制信号PDN。所述电容元件可以为电容，所述电容连接在第二NMOS管M3的栅极和虚地GND之间。
本实施例的启动电路201，在第一控制信号PD为高电平时，第二控制信号PDN为低电平，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4导通，P1、P2点都被拉至高电平，向所述电容元件C0充电，第四NMOS管M8被第二控制信号PDN关闭，PMOS管M5、M6也都被关闭，带隙基准源电路100没有漏电。P3被第三NMOS管M4拉低，第一NMOS管M2也处于关闭状态。在第一控制信号PD由高电平转为低电平时，第三PMOS管M1、M7和第三NMOS管M4关闭，第四NMOS管M8导通，此时存储在第二NMOS管M3上和电容元件C0的电荷转移到双极型晶体管Q0发射极，P1点电位下降，第二PMOS管M0开始导通，P3点电位上升，第一NMOS管M2开始导通，对P2点电位有下拉作用，P2点电位下降，PMOS管M5、M6都导通，让带隙基准源电路100彻底脱离简并状态，启动电路工作完成。在启动电路工作完成后，P1点电位会维持在一个状态，该状态由带隙基准源电路100决定；此时虽然第二PMOS管M0处于导通状态，但其L很大，导通电阻很高，同时P1点电位让第二NMOS管M3处于一个弱导通的状态，整体第二PMOS管M0和第二NMOS管M3上流过的电流很小，可以忽略。此时第一NMOS管M2也处于一个弱导通的状态，对P2点电位没有影响。
另外，本实施例中的电容元件也可以为MOS管，参见图5。启动电路202包括：三个PMOS管、三个NMOS管、一个开关管和一个起电容作用的NMOS管，具体为第一PMOS管M7、第二PMOS管M0和第三PMOS管M1，第一NMOS管M2、第二NMOS管M3和第三NMOS管M4，以及一个开关管M8(第四PMOS管)和NMOS管M9。除作为电容元件的MOS管M9外，启动电路202中的其他元件与实施例一中的启动电路200中的相同，这里不在赘述。其中，MOS管M9的栅极接在第二NMOS管M3的栅极，MOS管M9的源极和漏极接在虚地GND。
特别的，所述电容元件也可以为PMOS管，所述PMOS管的栅极接在第二NMOS管M3的栅极，PMOS管的源极和漏极接在虚地GND。
实施例三：
本发明的包括启动电路的带隙基准源电路中，开关管可以采用双极型晶体管，如采用NPN或PNP型晶体管。
参见图6，本实施例的包括启动电路的带隙基准源电路中，启动电路203包括：三个PMOS管、三个NMOS管和一个作为开关管的PNP型晶体管，具体为第一PMOS管M7、第二PMOS管M0和第三PMOS管M1，第一NMOS管M2、第二NMOS管M3和第三NMOS管M4，以及一个PNP型晶体管M10(开关管)。除作为开关管的PNP型晶体管M10外，启动电路203中的其他元件与实施例一中的启动电路200中的相同，这里不在赘述。其中，PNP型晶体管M10的发射极接在第二NMOS管M3的栅极，集电极接运算放大器A的反向输入端，基极接第一控制信号PD。在启动电路203启动带隙基准源电路100瞬间，所述开关管导通使第二PMOS管M0和第二NMOS管M3的栅极存储电荷转移到带隙基准源电路100的双极型晶体管上。
本发明中所述的在启动电路启动带隙基准源电路后，开关管导通使第二PMOS管和第二NMOS管的栅极与带隙基准源电路相通，具体为：在启动电路启动带隙基准源电路瞬间，所述开关管导通，启动电路中的第二PMOS管和第二NMOS管的栅极电荷转移到带隙基准源电路的双极型晶体管上。在带隙基准源电路完全启动并且工作稳定后，启动电路中的第二PMOS管和第二NMOS管的栅极由带隙基准源电路中双极型晶体管的导通压降VEB决定。
本实施例的启动电路203，在第一控制信号PD为高电平时，第二控制信号PDN为低电平，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4导通，P1、P2点都被拉至高电平，第二NMOS管M3相当于一个电容被充电，PNP型晶体管M10被第一控制信号PD关闭，PMOS管M5、M6也都被关闭，带隙基准源电路100没有漏电。P3被第三NMOS管M4拉低，第一NMOS管M2也处于关闭状态。在第一控制信号PD由高电平转为低电平时，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4关闭，PNP型晶体管M10导通，此时存储在第二NMOS管M3上的电荷转移到双极型晶体管Q0发射极，P1点电位下降，第二PMOS管M0开始导通，P3点电位上升，第一NMOS管M2开始导通，对P2点电位有下拉作用，P2点电位下降，PMOS管M5、M6都导通，让带隙基准源电路100彻底脱离简并状态，启动电路工作完成。
本实施例的开关管采用NPN型晶体管时的电路图参见图7，其中，启动电路204中的NPN型晶体管M11的集电极接在第二NMOS管M3的栅极，发射极接运算放大器A的反向输入端，基极接第二控制信号PDN。
本实施例的启动电路204，在第一控制信号PD为高电平时，第二控制信号PDN为低电平，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4导通，P1、P2点都被拉至高电平，第二NMOS管M3相当于一个电容被充电，NPN型晶体管M11被第二控制信号PDN关闭，PMOS管M5、M6也都被关闭，带隙基准源电路100没有漏电。P3被第三NMOS管M4拉低，第一NMOS管M2也处于关闭状态。在第一控制信号PD由高电平转为低电平时，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4关闭，NPN型晶体管M11导通，此时存储在第二NMOS管M3上的电荷转移到双极型晶体管Q0发射极，P1点电位下降，第二PMOS管M0开始导通，P3点电位上升，第一NMOS管M2开始导通，对P2点电位有下拉作用，P2点电位下降，PMOS管M5、M6都导通，让带隙基准源电路100彻底脱离简并状态，启动电路工作完成。
本实施例中的启动电路204也可以在第二NMOS管M3的栅极和虚地GND之间包括电容元件。
实施例四：
本发明的包括启动电路的带隙基准源电路中，开关管可以采用由NMOS管和PMOS管构成的传输门，参见图8，启动电路205包括：三个PMOS管、三个NMOS管和一个作为开关管的传输门，具体为第一PMOS管M7、第二PMOS管M0和第三PMOS管M1，第一NMOS管M2、第二NMOS管M3和第三NMOS管M4，三个第二PMOS管M0、M1和M7，以及一个传输门M12。除传输门外M12，启动电路205中的其他元件与实施例一中的启动电路200中的相同，这里不在赘述。本实施例中，所述传输门M12由一个NMOS管和一个PMOS管并联组成，连接在第二PMOS管M0的栅极和带隙基准源电路100的运算放大器A的反向输入端或正向输入端之间，其中，传输门M12的NMOS管的栅极接第二控制信号PDN，传输门M12的PMOS管的栅极接第一控制信号PD。在启动电路205启动带隙基准源电路100瞬间，所述开关管导通使第二PMOS管M0和第二NMOS管M3的栅极存储电荷转移到带隙基准源电路100的双极型晶体管上。
本实施例的启动电路205，在第一控制信号PD为高电平时，第二控制信号PDN为低电平，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4导通，P1、P2点都被拉至高电平，第二NMOS管M3相当于一个电容，传输门M12中的两个MOS管被第二控制信号PDN和第一控制信号PD关闭，PMOS管M5、M6也都被关闭，带隙基准源电路100没有漏电。P3点被第三NMOS管M4拉低，第一NMOS管M2也处于关闭状态。在第一控制信号PD由高电平转为低电平时，第一PMOS管M7、第三PMOS管M1和第三NMOS管M4关闭，传输门M12中的两个MOS管导通，此时存储在第二NMOS管M3上的电荷转移到双极型晶体管Q0发射极，P1点电位下降，第二PMOS管M0开始导通，P3点电位上升，第一NMOS管M2开始导通，对P2点电位有下拉作用，P2点电位下降，PMOS管M5、M6都导通，让带隙基准源电路100彻底脱离简并状态，启动电路工作完成。
本实施例中的启动电路205也可以在第二NMOS管M3的栅极和虚地GND之间包括电容元件。
另外本发明的启动电路也可以应用在其他结构的带隙基准源电路中，不仅限制在上述的范围内。只要带隙基准源电路包括由运算放大器A以及两个PMOS管和构成的负反馈电路，就可以采用本发明中的启动电路。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (11)
1.一种用于带隙基准源电路的启动电路，所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路以及两个双极型晶体管，其特征在于，所述启动电路包括三个PMOS管、三个NMOS管以及一个开关管，其中，
第一PMOS管和第一NMOS管串联在电源和虚地之间，第一PMOS管和第一NMOS管的漏端都连接在运算放大器的输出端，第一PMOS管的栅极接第二控制信号，第一NMOS管的栅极接第二NMOS管的漏极；
第二PMOS管和第二NMOS管串联在电源和虚地之间，第二PMOS管和第二NMOS管的栅极通过开关管连接在运算放大器的一个输入端；在启动电路启动带隙基准源电路瞬间，所述开关管导通使第二PMOS管和第二NMOS管的栅极存储电荷转移到所述带隙基准源电路的双极型晶体管上形成电流；在带隙基准源电路完全启动并且工作稳定后，第二PMOS管和第二NMOS管的栅极电位由带隙基准源电路中双极型晶体管的导通压降决定；
第三PMOS管的源极接电源，第三PMOS管的漏极接第二PMOS管的栅极，第三PMOS管的栅极接第二控制信号；
第三NMOS管的漏极和源极分别与第二NMOS管的漏极和源极连接，第三NMOS管的栅极接第一控制信号；
所述第一控制信号与所述第二控制信号为电平相反信号；所述第一控制信号和/或所述第二控制信号控制所述开关管的导通与关闭。
2.根据权利要求1所述的启动电路，其特征在于，还包括一个电容元件，所述电容元件连接在所述第二NMOS管的栅极和虚地之间。
3.根据权利要求1或2所述的启动电路，其特征在于，所述开关管为第四NMOS管，所述第四NMOS管的漏极接第二PMOS管的栅极，源极接所述运算放大器的反向输入端或正向输入端，栅极接第二控制信号。
4.根据权利要求1或2所述的启动电路，其特征在于，所述开关管为第四PMOS管，所述第四PMOS管的源极接第二PMOS管的栅极，漏极接所述运算放大器的反向输入端或正向输入端，栅极接第一控制信号。
5.根据权利要求1或2所述的启动电路，其特征在于，所述开关管为PNP型晶体管，所述PNP型晶体管的发射极接在第二NMOS管的栅极，集电极接运算放大器的反向输入端或正向输入端，基极接第一控制信号。
6.根据权利要求1或2所述的启动电路，其特征在于，所述开关管为NPN型晶体管，所述NPN型晶体管的集电极接在第二NMOS管的栅极，发射极接运算放大器的反向输入端或正向输入端，基极接第二控制信号。
7.根据权利要求1或2所述的启动电路，其特征在于，所述开关管为传输门，所述传输门由一个NMOS管和一个PMOS管并联组成，所述传输门的NMOS管的栅极接第二控制信号，传输门的PMOS管的栅极接第一控制信号。
8.根据权利要求2所述的启动电路，其特征在于，所述电容元件为电容，所述电容连接在第二NMOS管的栅极和虚地GND之间。
9.根据权利要求2所述的启动电路，其特征在于，所述电容元件为MOS管，所述MOS管的栅极接在第二NMOS管的栅极，所述MOS管的源极和漏极接在虚地。
10.一种包括启动电路的带隙基准源电路，其特征在于，所述带隙基准源电路包括由运算放大器和两个PMOS管构成的负反馈电路，所述负反馈电路对具有正温度系数和负温度系数的双极型晶体管的两条支路的电压进行负反馈，所述启动电路包括：三个PMOS管、三个NMOS管以及一个开关管，其中，
第一PMOS管和第一NMOS管串联在电源和虚地之间，第一PMOS管和第一NMOS管的漏端都连接在运算放大器的输出端，第一PMOS管的栅极接第二控制信号，第一NMOS管的栅极接第二NMOS管的漏极；
第二PMOS管和第二NMOS管串联在电源和虚地之间，第二PMOS管和第二NMOS管的栅极通过开关管连接在运算放大器的一个输入端；在启动电路启动带隙基准源电路瞬间，所述开关管导通使第二PMOS管和第二NMOS管的栅极存储电荷转移到所述带隙基准源电路的双极型晶体管上形成电流；在带隙基准源电路完全启动并且工作稳定后，第二PMOS管和第二NMOS管的栅极电位由带隙基准源电路中双极型晶体管的导通压降决定；
第三PMOS管的源极接电源，第三PMOS管的漏极接第二PMOS管的栅极，第三PMOS管的栅极接第二控制信号；
第三NMOS管的漏极和源极分别与第二NMOS管的漏极和源极连接，第三NMOS管的栅极接第一控制信号；
所述第一控制信号与所述第二控制信号为电平相反信号；所述第一控制信号和/或所述第二控制信号控制所述开关管的导通与关闭。
11.根据权利要求10所述的带隙基准源电路，其特征在于，所述启动电路还包括一个电容元件，所述电容元件连接在所述第二NMOS管的栅极和虚地之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210146682.8A CN103389762B (zh) | 2012-05-11 | 2012-05-11 | 启动电路和包括启动电路的带隙基准源电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210146682.8A CN103389762B (zh) | 2012-05-11 | 2012-05-11 | 启动电路和包括启动电路的带隙基准源电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103389762A true CN103389762A (zh) | 2013-11-13 |
| CN103389762B CN103389762B (zh) | 2015-02-11 |
Family
ID=49534058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210146682.8A Active CN103389762B (zh) | 2012-05-11 | 2012-05-11 | 启动电路和包括启动电路的带隙基准源电路 |
Country Status (1)
| Country | Link |
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| CN (1) | CN103389762B (zh) |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
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|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
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|
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|
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|
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|
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|
| CP02 | Change in the address of a patent holder |