CN104516395B - 带隙基准电路 - Google Patents

Abstract

本发明公开了一种带隙基准电路，包括：启动电路、运放和主体电路；运放的偏置电流为主体电路的工作电流的镜像电流，运放的输出端连接主体电路的PMOS电流镜组的栅极；启动电路包括一脉冲产生电路，脉冲产生电路的第一输入端连接使能信号，脉冲产生电路的第二输入端连接运放的输出端，脉冲产生电路的输出端连接到运放；脉冲产生电路在使能信号使能且第二输入端为高电平时在输出端输出一高电平脉冲信号，脉冲产生电路输出的高电平脉冲信号输入到运放并将运放的输出信号拉到地电位；脉冲产生电路在使能信号使能且第二输入端为低电平时在输出端输出一低电平信号，脉冲产生电路输出的低电平信号不作用于运放的输出端。本发明能加快启动速度。

Description

带隙基准电路

技术领域

本发明涉及一种半导体集成电路制造，特别是涉及一种带隙基准电路。

背景技术

在MCU设计中，线性稳压器(LDO)是必不可少的组成部分，而超低功耗MCU应用，要求LDO的静态功耗在睡眠模式下非常低，而降低功耗的方法就是在睡眠模式下把不用的电路关掉，同时要求工作的时候又能快速的唤醒到正常工作模式；而LDO设计中带隙基准电压源(BGR)是其中重要组成部分，而LDO能快速由睡眠模式唤醒到正常工作模式，要求带隙基准源能快速启动。

如图1所示，是现有带隙基准电路图；虚线匡101、102和103分别对应于现有带隙基准电路的启动电路部分、运放部分和主体电路部分。启动电路部分中包括了启动电路101a和偏置产生电路101b。运放部分中包括一运放102a，运放102a需要偏置产生电路101b提供偏置BIAS。主体电路部分采用电流模带隙基准电路，包括PNP三极管Q100和Q101，PNP三极管Q101的发射极面积大于PNP三极管Q100的发射极面积，PMOS管PM100、101和102组成主体电路的PMOS电流镜组用于提供各支路的工作电流，PMOS管PM100的漏极连接PNP三极管Q100的发射极，PMOS管PM101的漏极通过第一电阻R101连接PNP三极管Q101的发射极，第二电阻R102连接在PNP三极管Q100的发射极和基极之间，第三电阻R103连接在PNP三极管Q101的基极和第一电阻R101的第二端之间，第四电阻R104连接在PMOS管PM102的漏极和地之间并输出基准电压VREF。运放102a的一个输入端连接PNP三极管Q100的发射极、另一个输入端连接第一电阻R101的第二端，运放102a的输出端连接PMOS电流镜组的栅极。现有启动电路101a需要利用外部的偏置产生电路101b来实现整个带隙基准电路的启动，启动时间较慢。

发明内容

本发明所要解决的技术问题是提供一种带隙基准电路，能加快启动速度。

为解决上述技术问题，本发明提供的带隙基准电路包括：启动电路、运放和主体电路。

所述主体电路包括第一双极型晶体管和第二双极型晶体管，所述第一双极型晶体管和所述第二双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积，所述主体电路利用第一双极型晶体管的基射电压的负温度系数和所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数的正负抵消实现基准电压的输出。

所述运放的偏置电流为所述主体电路的工作电流的镜像电流，所述运放的输出端连接所述主体电路的PMOS电流镜组的栅极，所述运放的第一输入端连接所述第一双极型晶体管、所述运放的第二输入端通过第一电阻连接所述第二双极型晶体管。

所述启动电路包括一脉冲产生电路，所述脉冲产生电路的第一输入端连接使能信号，所述脉冲产生电路的第二输入端连接所述运放的输出端，所述脉冲产生电路的输出端连接到所述运放。

所述脉冲产生电路在所述使能信号使能且所述第二输入端为高电平时在输出端输出一高电平脉冲信号，所述脉冲产生电路输出的高电平脉冲信号输入到所述运放并将所述运放的输出信号拉到地电位；所述脉冲产生电路在所述使能信号使能且所述第二输入端为低电平时在输出端输出一低电平信号，所述脉冲产生电路输出的低电平信号不作用于所述运放的输出端；所述脉冲产生电路在所述使能信号不使能时停止工作。

带隙基准电路启动时所述使能信号使所述脉冲产生电路使能，所述主体电路的所述PMOS电流镜的栅极的高电平使所述脉冲产生电路输出一高电平脉冲信号，该电平脉冲信号使所述运放的输出信号拉到地电位并使所述主体电路的所述PMOS电流镜导通，所述主体电路的所述PMOS电流镜导通后将工作电流镜像到所述运放的偏置电路并为所述运放提供偏置电流，所述运放在所述偏置电流下产生稳定低电平输出，该低电平输出使所述脉冲产生电路输出低电平信号从而不作用于所述运放的输出端。

进一步的改进是，所述主体电路的PMOS电流镜组包括第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极都连接在一起、源极都接电源电压，所述第一PMOS管的漏极和所述第一双极型晶体管连接并为所述第一双极型晶体管提供工作电流，所述第二PMOS管的漏极通过所述第一电阻和所述第二双极型晶体管连接并为所述第二双极型晶体管提供工作电流；所述第三PMOS管为所述主体电路的输出路径提供镜像电流。

进一步的改进是，所述运放的偏置电路包括第四PMOS管、第一NMOS管和第二NMOS管，所述第四PMOS管为所述主体电路的PMOS电流镜组的镜像路径，所述第四PMOS管的栅极和所述主体电路的PMOS电流镜组的栅极相连、所述第四PMOS管的源极接电源电压，所述第四PMOS管的漏极连接所述第二NMOS管的漏极和栅极，所述第二NMOS管的源极接地；所述第一NMOS管的源极接地、所述第一NMOS管的栅极连接所述第二NMOS管的栅极，所述第一NMOS管的漏极为所述运放提供偏置电流。

进一步的改进是，所述第一双极型晶体管和所述第二双极型晶体管都为PNP三极管。

所述第一双极型晶体管的基极和集电极接地、发射极连接所述运放的第一输入端，第二电阻连接在所述第一双极型晶体管的发射极和基极之间。

所述第二双极型晶体管的基极和集电极接地，所述第二双极型晶体管的发射极连接所述第一电阻的第一端，所述第一电阻的第二端连接所述运放的第二输入端，所述第三电阻连接在所述第一电阻的第二端和地之间。

所述第二电阻和所述第三电阻大小相等。

进一步的改进是，所述第一双极型晶体管和所述第二双极型晶体管都为NPN三极管。

所述第一双极型晶体管的发射极接地、基极和集电极都连接所述运放的第一输入端，第二电阻连接在所述第一双极型晶体管的发射极和基极之间。

所述第二双极型晶体管的发射极接地，所述第二双极型晶体管的基极和集电极都连接所述第一电阻的第一端，所述第一电阻的第二端连接所述运放的第二输入端，所述第三电阻连接在所述第一电阻的第二端和地之间。

所述第二电阻和所述第三电阻大小相等。

进一步的改进是，所述主体电路的输出路径由所述第三PMOS管和第四电阻组成，所述第三PMOS管的漏极连接所述第四电阻的第一端，所述第四电阻的第二端接地，由所述第四电阻的第一端输出所述基准电压。

本发明的启动电路通过通过脉冲产生电路产生的高电平脉冲来将运放的输出快速拉低到地实现电路的启动，能加快启动速度；本发明的运放的偏置电流通过对主体电路的工作电流的镜像得到，不需要额外的偏置电路。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有带隙基准电路图；

图2是本发明实施例带隙基准电路图；

图3是现有带隙基准电路启动的仿真曲线；

图4是本发明实施例带隙基准电路启动的仿真曲线。

具体实施方式

如图2所示，是本发明实施例带隙基准电路图；本发明实施例带隙基准电路包括：启动电路、运放2a和主体电路，图2中的虚线匡1、2和3分别对应于启动电路、运放2a和主体电路三个部分。

所述主体电路部分采用电流模带隙基准电路，所述主体电路包括第一双极型晶体管Q0和第二双极型晶体管Q1，所述第一双极型晶体管Q0和所述第二双极型晶体管Q1的类型相同且所述第二双极型晶体管Q1的发射极面积大于所述第一双极型晶体管Q0的发射极面积，所述主体电路利用第一双极型晶体管Q0的基射电压的负温度系数和所述第一双极型晶体管Q0和所述第二双极型晶体管Q1的基射电压差的正温度系数的正负抵消实现基准电压的输出。

所述运放2a的偏置电流为所述主体电路的工作电流的镜像电流，所述运放2a的输出端连接所述主体电路的PMOS电流镜组的栅极即节点PBIAS，所述运放2a的第一输入端连接所述第一双极型晶体管Q0、所述运放2a的第二输入端通过第一电阻R1连接所述第二双极型晶体管Q1。

所述启动电路包括一脉冲产生电路4，所述脉冲产生电路4的第一输入端连接使能信号STU，所述脉冲产生电路4的第二输入端连接所述运放2a的输出端，所述脉冲产生电路4的输出端连接到所述运放2a。

所述脉冲产生电路4在所述使能信号STU使能且所述第二输入端为高电平时在输出端输出一高电平脉冲信号NPD，所述脉冲产生电路4输出的高电平脉冲信号NPD输入到所述运放2a并将所述运放2a的输出信号拉到地电位；所述脉冲产生电路4在所述使能信号STU使能且所述第二输入端为低电平时在输出端输出一低电平信号，所述脉冲产生电路4输出的低电平信号不作用于所述运放2a的输出端；所述脉冲产生电路4在所述使能信号STU不使能时停止工作。

带隙基准电路启动时所述使能信号STU使所述脉冲产生电路4使能，所述主体电路的所述PMOS电流镜的栅极的高电平使所述脉冲产生电路4输出一高电平脉冲信号NPD，该电平脉冲信号使所述运放2a的输出信号拉到地电位并使所述主体电路的所述PMOS电流镜导通，所述主体电路的所述PMOS电流镜导通后将工作电流镜像到所述运放2a的偏置电路并为所述运放2a提供偏置电流，所述运放2a在所述偏置电流下产生稳定低电平输出，该低电平输出使所述脉冲产生电路4输出低电平信号从而不作用于所述运放2a的输出端。

本发明实施例中，所述主体电路的PMOS电流镜组包括第一PMOS管PM0、第二PMOS管PM1和第三PMOS管PM2，所述第一PMOS管PM0、所述第二PMOS管PM1和所述第三PMOS管PM2的栅极都连接在一起、源极都接电源电压VDDA，所述第一PMOS管PM0的漏极和所述第一双极型晶体管Q0连接并为所述第一双极型晶体管Q0提供工作电流，所述第二PMOS管PM1的漏极通过所述第一电阻R1和所述第二双极型晶体管Q1连接并为所述第二双极型晶体管Q1提供工作电流；所述第三PMOS管PM2为所述主体电路的输出路径提供镜像电流。

所述运放2a的偏置电路包括第四PMOS管PM3、第一NMOS管NM4和第二NMOS管NM5，所述第四PMOS管PM3为所述主体电路的PMOS电流镜组的镜像路径，所述第四PMOS管PM3的栅极和所述主体电路的PMOS电流镜组的栅极相连、所述第四PMOS管PM3的源极接电源电压VDDA，所述第四PMOS管PM3的漏极连接所述第二NMOS管NM5的漏极和栅极，所述第二NMOS管NM5的源极接地；所述第一NMOS管NM4的源极接地、所述第一NMOS管NM4的栅极连接所述第二NMOS管NM5的栅极，所述第一NMOS管NM4的漏极为所述运放2a提供偏置电流。

本发明实施例中，所述第一双极型晶体管Q0和所述第二双极型晶体管Q1都为PNP三极管。

所述第一双极型晶体管Q0的基极和集电极接地、发射极连接所述运放2a的第一输入端，第二电阻R2连接在所述第一双极型晶体管Q0的发射极和基极之间。

所述第二双极型晶体管Q1的基极和集电极接地，所述第二双极型晶体管Q1的发射极连接所述第一电阻R1的第一端，所述第一电阻R1的第二端连接所述运放2a的第二输入端，所述第三电阻R3连接在所述第一电阻R1的第二端和地之间。

所述第二电阻R2和所述第三电阻R3大小相等。

所述主体电路的输出路径由所述第三PMOS管PM2和第四电阻R4组成，所述第三PMOS管PM2的漏极连接所述第四电阻R4的第一端，所述第四电阻R4的第二端接地，由所述第四电阻R4的第一端输出所述基准电压VREF。

在其它实施例中，所述第一双极型晶体管Q0和所述第二双极型晶体管Q1也能都替换为NPN三极管。和图2所示的实施例相比，这时仅需改变所述第一双极型晶体管Q0和所述第二双极型晶体管Q1的连接关系，连接关系如下：所述第一双极型晶体管Q0的发射极接地、基极和集电极都连接所述运放2a的第一输入端，第二电阻R2连接在所述第一双极型晶体管Q0的发射极和基极之间。所述第二双极型晶体管Q1的发射极接地，所述第二双极型晶体管Q1的基极和集电极都连接所述第一电阻R1的第一端，所述第一电阻R1的第二端连接所述运放2a的第二输入端，所述第三电阻R3连接在所述第一电阻R1的第二端和地之间。所述第二电阻R2和所述第三电阻R3大小相等。

本发明实施例的启动原理为：启动电路由启动使能信号STU控制，当STU使能后，由于节点PBIAS初始状态为高电平，所述脉冲产生电路4会输出一个高电平脉冲信号NPD，NPD把运放2a的输出快速的拉到地，即节点PBIAS被拉到地，所述第一PMOS管PM0和所述第二PMOS管PM1导通，电流I1和I2会瞬间很大，同时所述第四PMOS管PM3镜像产生电流I3，第一NMOS管NM4镜像第二NMOS管NM5的电流产生电流I4，电流I4为运放工作的偏置电流，由于启动瞬间电流I4会很大，使回路的带宽会很宽，可以使带隙基准电路快速启动并稳定；当基准电路稳定后，节点PBIAS为运放的稳定输出，反馈控制脉冲产生电路2a，脉冲产生电路2a的输出一直为低电平，不会再作用于运放2a的输出，即电路启动后，启动电路不再起作用。

如图3所示，是现有带隙基准电路启动的仿真曲线；如图4所示，是本发明实施例带隙基准电路启动的仿真曲线。比较图3和图4所示可知，现有带隙基准电路的启动时间约为11.3微秒，而本发明实施例的启动时间约为1.4微秒，所以本发明实施例能加快启动速度。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种带隙基准电路,其特征在于,包括：启动电路、运放和主体电路；

所述主体电路包括第一双极型晶体管和第二双极型晶体管，所述第一双极型晶体管和所述第二双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积，所述主体电路利用第一双极型晶体管的基射电压的负温度系数和所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数的正负抵消实现基准电压的输出；

所述运放的偏置电流为所述主体电路的工作电流的镜像电流，所述运放的输出端连接所述主体电路的PMOS电流镜组的栅极，所述运放的第一输入端连接所述第一双极型晶体管、所述运放的第二输入端通过第一电阻连接所述第二双极型晶体管；

所述启动电路包括一脉冲产生电路，所述脉冲产生电路的第一输入端连接使能信号，所述脉冲产生电路的第二输入端连接所述运放的输出端，所述脉冲产生电路的输出端连接到所述运放；

所述脉冲产生电路在所述使能信号使能且所述第二输入端为高电平时在输出端输出一高电平脉冲信号，所述脉冲产生电路输出的高电平脉冲信号输入到所述运放并将所述运放的输出信号拉到地电位；所述脉冲产生电路在所述使能信号使能且所述第二输入端为低电平时在输出端输出一低电平信号，所述脉冲产生电路输出的低电平信号不作用于所述运放的输出端；所述脉冲产生电路在所述使能信号不使能时停止工作；

带隙基准电路启动时所述使能信号使所述脉冲产生电路使能，所述主体电路的所述PMOS电流镜的栅极的高电平使所述脉冲产生电路输出一高电平脉冲信号，该电平脉冲信号使所述运放的输出信号拉到地电位并使所述主体电路的所述PMOS电流镜导通，所述主体电路的所述PMOS电流镜导通后将工作电流镜像到所述运放的偏置电路并为所述运放提供偏置电流，所述运放在所述偏置电流下产生稳定低电平输出，该低电平输出使所述脉冲产生电路输出低电平信号从而不作用于所述运放的输出端。

2.如权利要求1所述的带隙基准电路,其特征在于：所述主体电路的PMOS电流镜组包括第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极都连接在一起、源极都接电源电压，所述第一PMOS管的漏极和所述第一双极型晶体管连接并为所述第一双极型晶体管提供工作电流，所述第二PMOS管的漏极通过所述第一电阻和所述第二双极型晶体管连接并为所述第二双极型晶体管提供工作电流；所述第三PMOS管为所述主体电路的输出路径提供镜像电流。

3.如权利要求1或2所述的带隙基准电路,其特征在于：所述运放的偏置电路包括第四PMOS管、第一NMOS管和第二NMOS管，所述第四PMOS管为所述主体电路的PMOS电流镜组的镜像路径，所述第四PMOS管的栅极和所述主体电路的PMOS电流镜组的栅极相连、所述第四PMOS管的源极接电源电压，所述第四PMOS管的漏极连接所述第二NMOS管的漏极和栅极，所述第二NMOS管的源极接地；所述第一NMOS管的源极接地、所述第一NMOS管的栅极连接所述第二NMOS管的栅极，所述第一NMOS管的漏极为所述运放提供偏置电流。

4.如权利要求1或2所述的带隙基准电路,其特征在于：所述第一双极型晶体管和所述第二双极型晶体管都为PNP三极管；

所述第一双极型晶体管的基极和集电极接地、发射极连接所述运放的第一输入端，第二电阻连接在所述第一双极型晶体管的发射极和基极之间；

所述第二双极型晶体管的基极和集电极接地，所述第二双极型晶体管的发射极连接所述第一电阻的第一端，所述第一电阻的第二端连接所述运放的第二输入端，第三电阻连接在所述第一电阻的第二端和地之间；

所述第二电阻和所述第三电阻大小相等。

5.如权利要求1或2所述的带隙基准电路,其特征在于：所述第一双极型晶体管和所述第二双极型晶体管都为NPN三极管；

所述第一双极型晶体管的发射极接地、基极和集电极都连接所述运放的第一输入端，第二电阻连接在所述第一双极型晶体管的发射极和基极之间；

所述第二双极型晶体管的发射极接地，所述第二双极型晶体管的基极和集电极都连接所述第一电阻的第一端，所述第一电阻的第二端连接所述运放的第二输入端，第三电阻连接在所述第一电阻的第二端和地之间；

所述第二电阻和所述第三电阻大小相等。

6.如权利要求2所述的带隙基准电路,其特征在于：所述主体电路的输出路径由所述第三PMOS管和第四电阻组成，所述第三PMOS管的漏极连接所述第四电阻的第一端，所述第四电阻的第二端接地，由所述第四电阻的第一端输出所述基准电压。