CN202257343U - 低压带隙基准电压产生电路 - Google Patents

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Abstract

本实用新型提供一种带隙基准电压产生电路，其包括第一二极管、第二二极管、第一电阻、第二电阻、第三电阻和第四电阻。第一二极管的阴极接第一参考电压，其阳极经由第一电阻与第一参考电压连接；第二二极管的阴极接第一参考电压，其阳极连接于第三电阻的一端，第三电阻的另一端经由第二电阻与第一参考电压连接；第四电阻的一端与第一参考电压连接，利用与流经第三电阻的电流和第二电阻的电流的混合电流成正比的电流流经第四电阻，从而在第四电阻的另一端得到基准电压。其中第一二极管为一个基准二极管，第二二极管包括多个并联的基准二极管。本实用新型中利用二极管代替原来的双极型晶体管，从而使得其可以采用标准的CMOS工艺来实现。

Description

低压带隙基准电压产生电路
【技术领域】
本实用新型涉及集成电路领域，特别是涉及一种低压带隙基准(BandgapReference)电压产生电路。
【背景技术】
带隙基准电路可以在温度变化环境中提供稳定的参考电压，因此其广泛应用于电源调节器、A/D和D/A转换器等电路中。传统的带隙基准电路利用正温度系数的电压VT对于负温度系数的电压VBE进行补偿，从而可以产生不随温度变化的直流输出电压，此电压通常为1.2伏，其中电压VBE通常为双极性晶体管(Bipolar Transistor)的基极-射极电压差。
上述带隙基准电路的输出电压通常在1.2V左右，其电源电压一般需要大于1.2V，这就限制了所述带隙基准电路在低压下的应用。然而，由于IC设计目前以低功率和低电压目标为主流，许多IC电路需要在1.2伏左右或以下进行操作，在这些低压的应用中，需要低压的带隙基准电路来提供基准电压。
此外，目前的带隙基准电路中一般都采用双极性晶体管，这样使得该带隙基准电路一般都只能采用Bi-CMOS(Bipolar Complementary Metal OxideSemiconductor)工艺来实现，而不能采用标准CMOS工艺来实现。
因此，希望提出一种CMOS工艺的低电压带隙基准产生电路。
【实用新型内容】
因此，本实用新型的一个目的在于提供一种带隙基准电压产生电路，其可以由标准CMOS工艺实现。
为实现上述目的，本实用新型提供一种带隙基准电压产生电路，其包括第一二极管、第二二极管、第一电阻、第二电阻、第三电阻和第四电阻。第一二极管的阴极接第一参考电压，其阳极经由第一电阻与第一参考电压连接；第二二极管的阴极接第一参考电压，其阳极连接于第三电阻的一端，第三电阻的另一端经由第二电阻与第一参考电压连接；第四电阻的一端与第一参考电压连接，利用与流经第三电阻的电流和第二电阻的电流的混合电流成正比的电流流经第四电阻，从而在第四电阻的另一端得到基准电压。其中第一二极管为一个基准二极管，第二二极管包括多个并联的基准二极管。
进一步的，所述带隙基准电压产生电路还包括有第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管以及运算放大器，各个PMOS晶体管的源极接第二参考电压，栅极互相连接，第一PMOS晶体管的漏极接第一二极管的阳极，第二PMOS晶体管的漏极接第三电阻的与第二电阻连接的一端，第三PMOS晶体管的漏极与第四电阻相连，第三PMOS晶体管的漏极和第四电阻的中间节点的电压为所述基准电压，所述运算放大器的负相输入端接第一PMOS晶体管的漏极，正相输入端接第二PMOS晶体管的漏极，其输出端接第三PMOS晶体管的栅极。
更进一步的，第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管构成电流镜，第三PMOS晶体管上流过的电流与第二PMOS晶体管上流过的电流成正比。
再进一步的，第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管的宽长比之比为1∶1∶1。
更进一步的，所述带隙基准电压产生电路还包括有启动电路，所述启动电路包括第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第五电阻，第四PMOS晶体管的源极接第二参考电压，其栅极与第一PMOS晶体管的栅极相连，第三NMOS晶体管的漏极与第四PMOS晶体管的漏极相连，其源极接第一参考电压，其栅极与自身的漏极以及第二NMOS晶体管的栅极相连，第二NMOS晶体管的源极接第一参考电压，其漏极经由第五电阻与第二参考电压相连，第一NMOS晶体管的源极接第一参考电压，其漏极接第一PMOS晶体管的栅极，其栅极与第二NMOS晶体管的漏极相连。
进一步的，所述基准电压等于所述第一二极管的导通压降。
进一步的，所述基准电压的范围为0.5v至0.8v。
与现有技术相比，本实用新型中利用二极管代替原来的双极型晶体管，从而使得其可以采用标准的CMOS工艺来实现。
【附图说明】
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。其中：
图1是本实用新型中的带隙基准电压产生电路在一个实施例中的电路图；
图2是图1中的带隙基准电压产生电路的基准电压-温度特性曲线的仿真示意图；和
图3是图1中的带隙基准电压产生电路的启动时间曲线的仿真示意图。
【具体实施方式】
下面结合附图和实施例对本实用新型作进一步的说明。
图1为本实用新型中的带隙基准电压产生电路100在一个实施例中的电路示意图。请参看图1所示，所述带隙基准电压产生电路100包括二极管D1、二极管D2、电阻R1、R2和R3，二极管D1的阴极(N端)接地，阳极(P端)经由电阻R1与地连接，二极管D2的阴极接地，阳极连接于电阻R3的一端，电阻R3的另一端经由电阻R2与地连接。如果将二极管D1视为一个基准二极管，那么二极管D2则包括多个并联的基准二极管，这样可以使得二级管D1和D2得到更好的匹配，在图1的示例中所述二极管D2包括8个并联的基准二极管。
在所述带隙基准电压产生电路100处于稳定状态时，所述二极管D1的阳极的电压与所述电阻R3的与电阻R2连接的一端的电压相等，这样可得到下述公式：VD1＝VD2+IPTAT*R3，其中VD1为二极管D1的导通压降，VD2为二极管D2的导通压降，IPTAT为电阻R3上流过的电流。
对上式进行公式变换得：IPTAT＝(VD1-VD2)/R3＝ΔVD/R3，ΔVD为正温度系数的电压，因此IPTAT为正温度系数的电流。
此外，流过电阻R2的电流ICTAT为：ICTAT＝VD1/R2，VD1为负温度系数的电压，因此ICTAT为负温度系数的电流。通过调整电阻R2和R3的大小可以使得ICTAT和IPTAT的混合电流为近似零温度系数，即不随着温度的改变而改变电流的大小，或者改变很小。
所述带隙基准电压产生电路100还包括有电阻R4，利用近似零温度系数的电流流过所述电阻R4可以得到近似零温度系数的带隙电压VBG。所述电阻R1、R2、R3和R4为互相匹配的电阻，这样可以减小电阻的温度系数的影响，也可以减小各电阻由于工艺造成的相对误差。
所述带隙基准电压产生电路100还包括有PMOS(P-type ComplementaryMetal Oxide Semiconductor)晶体管PM1、PM2和PM3，以及运算放大器OP。各个PMOS晶体管PM1、PM2和PM3的源极接电源VDD，栅极互相连接。PMOS晶体管PM1的漏极接所述二极管D1的阳极，所述PMOS晶体管PM2的漏极接所述电阻R3的与电阻R2连接的一端，所述PMOS晶体管PM3的漏极经由所述电阻R4与地相连，所述PMOS晶体管PM3的漏极和所述电阻R4的中间节点的电压为所述带隙电压VBG(也可以称输出电压、基准电压、带隙基准电压)。所述运算放大器OP的负相输入端接PMOS晶体管PM1的漏极，正相输入端接PMOS晶体管MP2的漏极，其输出端接PMOS晶体管MP3的栅极。所述运算放大器通过控制PMOS晶体管MP1和MP2的栅极电压来使得其两个输入端的电压相等，即使得所述二极管D1的阳极的电压与所述电阻R3的与电阻R2连接的一端的电压相等，这样所述PMOS晶体管MP2上流过的电流就是近似零温度系数的ICTAT和IPTAT的混合电流。
PMOS晶体管PM1、PM2和PM3构成电流镜，PMOS晶体管MP3上流过的电流与PMOS晶体管MP2上流过的电流成正比，这样PMOS晶体管MP3上流过的电流也为近似零温度系数的电流，近似零温度系数的电流ICONST流过所述电阻R4可以得到近似零温度系数的带隙电压VBG。在一个实施例中，PMOS晶体管PM1、PM2和PM3的宽长比之比为1∶1∶1，这样流过各个PMOS晶体管的电流是相等的。
由于采用了近似零温度系数的电流在电阻上形成电压的方式，使得带隙电压VBG可以小于1V。在本实施例中，可以将所述带隙电压VBG设置的等于或近似等于在二极管D1的导通压降VD1，这样在电源电压VDD变化时，使得各个PMOS晶体管的源漏电压差都还保持相等，从而使得他们组成的电流镜的电流镜像关系不变。这样，就可以极大地减少了电源电压VDD对输出电压VBG的影响。在一个实施例中，二极管D1的导通压降VD1为0.5-0.8V，也就是说，带隙电压VBG大约可以为0.5-0.8V。
本实用新型的优点、好处或特点之一在于：1)在本实用新型中利用了二极管替代了之前的双极型晶体管，这样可以采用标准的CMOS工艺就可以实现；2)带隙电压VBG设置的与第一二极管D1的导通压降相等或近似相等，这样最大程度的消除了电源电压VDD的变化对输出电压VBG的影响；或，3)由于带隙电压VBG可以设置的比较低，因此电源电压VDD在较低的电压时所述带隙基准电压产生电路就可以工作，比如1.2V或更低。
请参看图1所示，所述带隙基准电压产生电路100包括帮助启动的启动电路110。所述启动电路110包括PMOS晶体管MP4，NMOS(N-type ComplementaryMetal Oxide Semiconductor)晶体管MN1、MN2、MN3，以及电阻R5。
所述PMOS晶体管MP4的源极接电源VDD，其栅极与所述PMOS晶体管MP1的栅极相连。NMOS晶体管MN3的漏极与所述PMOS晶体管MP4的漏极相连，其源极接地，其栅极与自身的漏极以及NMOS晶体管MN2的栅极相连。NMOS晶体管MN2的源极接地，其漏极经由所述电阻R5与电源VDD相连。NMOS晶体管MN1的源极接地，其漏极接所述PMOS晶体管MP1的栅极，其栅极与所述NMOS晶体管的MN2的漏极相连。
在电源VDD上电后，NMOS晶体管MN1的栅极为高电平，NMOS晶体管MN1导通，从而将PMOS晶体管MP1的栅极拉至低电平，使得MP1、MP2和MP3组成的电流镜开始启动。同时，PMOS晶体管MP4也导通，进而使得NMOS晶体管MN3和MN2导通，这样使得NMOS晶体管MN1的栅极为低电平，从而导致所述NMOS晶体管MN1截止，这样所述运算放大器OP可以通过控制PMOS晶体管MP1的栅极电压使得系统逐渐稳定，完成启动。
图2是图1中的带隙基准电压产生电路100的基准电压-温度特性曲线的仿真示意图。从图2中可以看出，在-20度至+130度的温度范围内，基准电压VBG的最小电压大约为771.3mv，最大电压大约为773.1mv，变化范围完成符合要求。
图3是图1中的带隙基准电压产生电路100的启动时间曲线的仿真示意图。从图3可以看出，，在输入电压VDD增大到1.2V左右之后，所述基准电压VBG就可以稳定在770mv附近，可以用大约5ms的时间。
本文中的“连接”、“相接”或“接”等词的含义包括直接连接、间接连接或其他显而易见的连接方式。
上述说明已经充分揭露了本实用新型的具体实施方式。需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (7)

1.一种带隙基准电压产生电路，其特征在于，其包括第一二极管、第二二极管、第一电阻、第二电阻、第三电阻和第四电阻，
第一二极管的阴极接第一参考电压，其阳极经由第一电阻与第一参考电压连接；第二二极管的阴极接第一参考电压，其阳极连接于第三电阻的一端，第三电阻的另一端经由第二电阻与第一参考电压连接；第四电阻的一端与第一参考电压连接，利用与流经第三电阻的电流和第二电阻的电流的混合电流成正比的电流流经第四电阻，从而在第四电阻的另一端得到基准电压，
其中第一二极管为一个基准二极管，第二二极管包括多个并联的基准二极管。
2.根据权利要求1所述的电路，其特征在于：其还包括有第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管以及运算放大器，
各个PMOS晶体管的源极接第二参考电压，栅极互相连接，
第一PMOS晶体管的漏极接第一二极管的阳极，
第二PMOS晶体管的漏极接第三电阻的与第二电阻连接的一端，
第三PMOS晶体管的漏极与第四电阻相连，第三PMOS晶体管的漏极和第四电阻的中间节点的电压为所述基准电压，
所述运算放大器的负相输入端接第一PMOS晶体管的漏极，正相输入端接第二PMOS晶体管的漏极，其输出端接第三PMOS晶体管的栅极。
3.根据权利要求2所述的电路，其特征在于：
第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管构成电流镜，第三PMOS晶体管上流过的电流与第二PMOS晶体管上流过的电流成正比。
4.根据权利要求3所述的电路，其特征在于：第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管的宽长比之比为1∶1∶1。
5.根据权利要求2所述的电路，其特征在于：其还包括有启动电路，所述启动电路包括第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第五电阻，
第四PMOS晶体管的源极接第二参考电压，其栅极与第一PMOS晶体管的栅极相连，
第三NMOS晶体管的漏极与第四PMOS晶体管的漏极相连，其源极接第一参考电压，其栅极与自身的漏极以及第二NMOS晶体管的栅极相连，
第二NMOS晶体管的源极接第一参考电压，其漏极经由第五电阻与第二参考电压相连，
第一NMOS晶体管的源极接第一参考电压，其漏极接第一PMOS晶体管的栅极，其栅极与第二NMOS晶体管的漏极相连。
6.根据权利要求1-5任一所述的电路，其特征在于：所述基准电压等于所述第一二极管的导通压降。
7.根据权利要求1-5任一所述的电路，其特征在于：所述基准电压的范围为0.5v至0.8v。
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