CN104777870B - 带隙基准电路 - Google Patents

Abstract

本发明公开了一种带隙基准电路，包括：启动电路，PTAT电流产生电路，输出缓冲和基准电压产生电路；输出缓冲和基准电压产生电路包括：两个三极管，三个和PTAT电流成镜像的镜像电路，第一和二NMOS管的漏极分别连接第二和三镜像电路，第一NMOS管的栅极和漏极和第二NMOS管的栅极连接；第一和二三极管分别连接在第一和二NMOS管的源极和地之间，第一镜像电路连接第一NMOS管的源极；输出路径包括第一PMOS管和第一电阻，第一PMOS管的栅极连接第二NMOS管的漏极，第一电阻连接在第一PMOS管的漏极和第二NMOS管的源极之间，第一PMOS管的漏极输出基准电压。本发明能提高输出端的驱动能力，改善温度系数。

Description

带隙基准电路

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种带隙基准电路。

背景技术

如图1所示，是现有带隙基准源的结构示意图；包括启动电路101和带隙基准主体电路102。带隙基准主体电路101的PMOS管PM0和PM1组成两个镜像电路，通过连接于两个镜像电路上的NMOS管NM0和NM1使NMOS管NM0和NM1的源极电位相同，三极管Q100和Q101也分别位于两个镜像电路上，三极管Q100和Q101的基极和集电极连接在一起呈二极管结构，图1中所示的三极管Q100和Q101都为PNP管且三极管Q101和Q10100的发射极面积比为N：1，其中N大于1，这样三极管Q100的基极发射极电压Vbe100会大于三极管Q101的基极发射极电压Vbe101；在NMOS管NM1的源极和三极管Q101的发射极之间连接有电阻R0，电流I1就为(Vbe100-Vbe101)/R0，ΔVbe即(Vbe100-Vbe101)具有正温度系数，所以电流I1为与绝对温度成正比(ProportionalToAbsoluteTemperature，PTAT)电流。PMOS管PM2和PM1组成镜像电路，使得PMOS管PM2路径上的电流I2为电路I1的镜像电路，电流I2通过电阻R1和连接成二极管结构的三极管Q102连接，输出基准电压VBG由I2×R1+Vbe102决定，其中Vbe102为三极管Q102的基极发射极电压，I2具有正温度系数，Vbe102具有负温度系数，这样基准电压VBG的温度系数就能调节。

启动电路101包括NMOS管NST，NSTP1和NSTP，PMOS管PST，电阻RST；启动时NMOS管NST的栅极为高压而导通，电流输入到三极管Q100的路径而使整个带隙基准主体电路102启动，之后，PMOS管PST镜像PMOS管PM1的电流而使NMOS管NSTP导通，NMOS管NSTP1也导通，NMOS管NSTP1导通使NMOS管NST的栅极电压拉低而使NMOS管NST截止。现有电路的驱动能力较差，当基准电压VBG的输出端有较大的抽电流时，基准电压VBG容易下降。

发明内容

本发明所要解决的技术问题是提供一种带隙基准电路，能提高输出端的驱动能力。

为解决上述技术问题，本发明提供的带隙基准电路包括：启动电路，PTAT电流产生电路，输出缓冲和基准电压产生电路。

所述启动电路连接所述PTAT电流产生电路并在带隙基准电路开启时提供启动电流。

PTAT电流产生电路输出第一电流，所述第一电流为PTAT电流。

所述输出缓冲和基准电压产生电路包括：

第一三极管和第二三极管，所述第一三极管连接成基极和集电极短接的二极管结构，所述第二三极管连接成基极和集电极短接的二极管结构。

第一镜像电路，第二镜像电路和第三镜像电路，所述第一镜像电路输出的第二电流、所述第二镜像电路输出的第三电流和所述第三镜像电路输出的第四电流都为所述第一电流的镜像电流。

第一NMOS管的漏极连接所述第二镜像电路并输入所述第三电流，第二NMOS管的漏极连接所述第三镜像电路并输入所述第四电流，所述第一NMOS管的栅极和漏极以及所述第二NMOS管的栅极连接在一起；所述第一三极管连接在所述第一NMOS管的源极和地之间，所述第二三极管连接在所述第二NMOS管的源极和地之间，所述第一镜像电路连接所述第一NMOS管的源极。

输出路径包括第一PMOS管和第一电阻，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的栅极连接所述第二NMOS管的漏极，所述第一电阻连接在所述第一PMOS管的漏极和所述第二NMOS管的源极之间，所述第一PMOS管的漏极作为所述带隙基准电路输出端并输出基准电压。

流过所述第一三极管的电流为所述第二电流和所述第三电流的第一叠加电流，流过所述第二三极管的电流为所述第四电流和以及所述输出路径输出的第五电流的第二叠加电流；所述第一叠加电流和所述第二叠加电流的大小比由所述第一三极管和所述第二三极管的发射极面积比决定，由所述第一叠加电流和所述第二叠加电流的大小比以及所述第二电流、所述第三电流和所述第四电流的大小确定所述第五电流的大小。

从所述带隙基准电路输出端、所述第二NMOS管的源极到所述第二NMOS管的漏极形成一负反馈路径实现对所述第一PMOS管的栅极的控制，当所述带隙基准电路输出端的抽电流增加使所述基准电压降低时，通过所述负反馈路径使第一PMOS管的栅极电压下降、所述第一PMOS管的漏极输出的电流增加使所述基准电压维持不变。

进一步的改进是，第一电容并联在所述第一电阻的两端。

进一步的改进是，所述第一三极管和所述第二三极管的发射极面积相同，所述第三电流和所述第四电流的大小相等，所述第五电流的大小等于所述第二电流的大小。

进一步的改进是，所述第一三极管为PNP管，所述第一三极管的发射极连接所述第一NMOS管的源极，所述第一三极管的基极和集电极接地；所述第二三极管为PNP管，所述第二三极管的发射极连接所述第二NMOS管的源极，所述第二三极管的基极和集电极接地。

进一步的改进是，所述第一三极管为NPN管，所述第一三极管的发射极接地，所述第一三极管的基极和集电极接所述第一NMOS管的源极；所述第二三极管为NPN管，所述第二三极管的发射极接地，所述第二三极管的基极和集电极接所述第二NMOS管的源极。

进一步的改进是，所述第一镜像电路包括第二PMOS管，所述第二PMOS管的源极接电源电压，所述第二PMOS管的漏极连接所述第一NMOS管的源极，所述第二PMOS管的栅极连接到所述PTAT电流产生电路并使所述第二电流和所述第一电流成镜像关系。

进一步的改进是，所述第二镜像电路包括第三PMOS管，所述第三PMOS管的源极接电源电压，所述第三PMOS管的漏极连接所述第一NMOS管的漏极，所述第三PMOS管的栅极连接到所述PTAT电流产生电路并使所述第三电流和所述第一电流成镜像关系。

进一步的改进是，所述第三镜像电路包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的漏极连接所述第二NMOS管的漏极，所述第四PMOS管的栅极连接到所述PTAT电流产生电路并使所述第四电流和所述第一电流成镜像关系。

进一步的改进是，所述PTAT电流产生电路包括第四镜像电路，第五镜像电路，第三NMOS管，第四NMOS管，第三三极管，第四三极管，第二电阻。所述第三三极管连接成基极和集电极短接的二极管结构，所述第四三极管连接成基极和集电极短接的二极管结构。所述第三NMOS管的漏极连接所述第四镜像电路，所述第四NMOS管的漏极连接所述第五镜像电路，所述第三NMOS管的栅极和漏极连接所述第四NMOS管的栅极，所述第三三极管连接在所述第三NMOS管的源极和地之间，所述第二电阻的第一端连接所述第四NMOS管的源极，所述第四三极管连接在所述第二电阻的第二端和地之间。所述第四三极管和所述第三三极管的发射极面积比大于1，由所述第五镜像电路、所述第四NMOS管和所述第四三极管组成的路径形成所述第一电流。

进一步的改进是，：所述第三三极管为PNP管，所述第三三极管的发射极连接所述第三NMOS管的源极，所述第三三极管的基极和集电极接地；所述第四三极管为PNP管，所述第四三极管的发射极连接所述第二电阻的第二端，所述第四三极管的基极和集电极接地。

进一步的改进是，所述第三三极管为NPN管，所述第三三极管的发射极接地，所述第三三极管的基极和集电极连接所述第三NMOS管的源极；所述第四三极管为NPN管，所述第四三极管的发射极接地，所述第四三极管的基极和集电极连接所述第二电阻的第二端。

进一步的改进是，所述第四镜像电路包括第五PMOS管，所述第五镜像电路包括第六PMOS管；所述第五PMOS管的源极和所述第六PMOS管的源极都接电源电压，所述第五PMOS管的栅极连接所述第六PMOS管的栅极和漏极，所述第五PMOS管的漏极连接所述第三NMOS管的漏极，所述第六PMOS管的漏极连接所述第四NMOS管的漏极。

进一步的改进是，所述启动电路包括第六镜像电路，第七镜像电路，第五NMOS管，第三电阻；所述第五NMOS管的漏极连接电源电压，所述第五NMOS管的源极连接到所述第三NMOS管的漏极，所述第五NMOS管的栅极通过所述第三电阻连接到电源电压；所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈进行关系，所述第五NMOS管的栅极通过所述第七镜像电路接地。

进一步的改进是，所述第六镜像电路包括第七PMOS管和第六NMOS管，所述第七镜像电路包括第七NMOS管；所述第七PMOS管的源极接电源电压，所述第七PMOS管的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系；所述第七PMOS管的漏极、所述第七NMOS管的栅极和所述第六NMOS管的漏极和栅极连接在一起，所述第七NMOS管的源极和所述第六NMOS管的源极都接地，所述第七NMOS管的漏极连接所述第五NMOS管的栅极。

进一步的改进是，通过增加所述第一PMOS管的尺寸，使所述第一PMOS管的漏电流随温度增加，利用所述第一PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿。

本发明基准电压的输出路径并不是PTAT电流的镜像路径，输出路径由多个PTAT电流的镜像路径的电流决定，且输出路径中的第一PMOS管的栅极和基准电压的输出端之间具有负反馈路径，这样在输出端具有较大抽电流时第一PMOS管的栅极会降低从而提供更多的电流，这样能提高输出端的驱动能力。

另外，本发明第一PMOS管并不是PTAT电流的镜像路径，所以第一PMOS管的尺寸方便设置，通过增加所述第一PMOS管的尺寸能使所述第一PMOS管的漏电流随温度增加并利用所述第一PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿，这样能改善电路的温度系数。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有带隙基准源的结构示意图；

图2是本发明实施例带隙基准源的结构示意图；

图3是本发明较佳实施例带隙基准源的结构示意图；

图4A是现有带隙基准源输出基准电压随温度变化仿真曲线；

图4B是本发明较佳实施例带隙基准源输出基准电压随温度变化仿真曲线；

图5A是现有带隙基准源输出基准电压在具有拉电流时的仿真曲线；

图5B是本发明较佳实施例带隙基准源输出基准电压在具有拉电流时的仿真曲线。

具体实施方式

如图2所示，是本发明实施例带隙基准源的结构示意图；本发明实施例带隙基准电路包括：启动电路1，PTAT电流产生电路2，输出缓冲和基准电压产生电路3。

所述启动电路1连接所述PTAT电流产生电路2并在带隙基准电路开启时提供启动电流。

PTAT电流产生电路2输出第一电流I1，所述第一电流I1为PTAT电流。

所述输出缓冲和基准电压产生电路3包括：

第一三极管Q1和第二三极管Q2，所述第一三极管Q1连接成基极和集电极短接的二极管结构，所述第二三极管Q2连接成基极和集电极短接的二极管结构。

第一镜像电路4，第二镜像电路5和第三镜像电路6，所述第一镜像电路4输出的第二电流I2、所述第二镜像电路5输出的第三电流I3和所述第三镜像电路6输出的第四电流I4都为所述第一电流I1的镜像电流。

第一NMOS管MN1的漏极连接所述第二镜像电路5并输入所述第三电流I3，第二NMOS管MN2的漏极连接所述第三镜像电路6并输入所述第四电流I4，所述第一NMOS管MN1的栅极和漏极以及所述第二NMOS管MN2的栅极连接在一起；所述第一三极管Q1连接在所述第一NMOS管MN1的源极和地之间，所述第二三极管Q2连接在所述第二NMOS管MN2的源极和地之间，所述第一镜像电路4连接所述第一NMOS管MN1的源极。

输出路径包括第一PMOS管MP1和第一电阻R1，所述第一PMOS管MP1的源极连接电源电压，所述第一PMOS管MP1的栅极连接所述第二NMOS管MN2的漏极，所述第一电阻R1连接在所述第一PMOS管MP1的漏极和所述第二NMOS管MN2的源极之间，所述第一PMOS管MP1的漏极作为所述带隙基准电路输出端并输出基准电压VBG。

流过所述第一三极管Q1的电流为所述第二电流I2和所述第三电流I3的第一叠加电流，流过所述第二三极管Q2的电流为所述第四电流I4和以及所述输出路径输出的第五电流的第二叠加电流；所述第一叠加电流和所述第二叠加电流的大小比由所述第一三极管Q1和所述第二三极管Q2的发射极面积比决定，由所述第一叠加电流和所述第二叠加电流的大小比以及所述第二电流I2、所述第三电流I3和所述第四电流I4的大小确定所述第五电流的大小。

从所述带隙基准电路输出端、所述第二NMOS管的源极到所述第二NMOS管MN2的漏极形成一负反馈路径实现对所述第一PMOS管MP1的栅极的控制，当所述带隙基准电路输出端的抽电流增加使所述基准电压VBG降低时，通过所述负反馈路径使第一PMOS管MP1的栅极电压下降、所述第一PMOS管MP1的漏极输出的电流增加使所述基准电压VBG维持不变。所以本发明实施例的所述第一PMOS管MP1输出到外部的电流能够通过负反馈调节并最后使得所述基准电压VBG维持不变，所以本发明实施例能提高电路的驱动能力。

另外，本发明实施例通过增加所述第一PMOS管MP1的尺寸，使所述第一PMOS管MP1的漏电流随温度增加，利用所述第一PMOS管MP1的漏电流随温度增加的特性对所述基准电压进行温度补偿，所以本发明实施例还能改善温度系数。

如图3所示，是本发明较佳实施例带隙基准源的结构示意图。本发明较佳实施例是在图2所示的实施例的基础上进行了进一步的改进和具体化：

第一电容Cc并联在所述第一电阻R1的两端。

所述第一三极管Q1和所述第二三极管Q2的发射极面积相同，所述第三电流I3和所述第四电流I4的大小相等，所述第五电流的大小等于所述第二电流I2的大小。

所述第一三极管Q1为PNP管，所述第一三极管Q1的发射极连接所述第一NMOS管MN1的源极，所述第一三极管Q1的基极和集电极接地；所述第二三极管Q2为PNP管，所述第二三极管Q2的发射极连接所述第二NMOS管MN2的源极，所述第二三极管Q2的基极和集电极接地。在其它较佳实施例中，也能为：所述第一三极管Q1为NPN管，所述第一三极管Q1的发射极接地，所述第一三极管Q1的基极和集电极接所述第一NMOS管MN1的源极；所述第二三极管Q2为NPN管，所述第二三极管Q2的发射极接地，所述第二三极管Q2的基极和集电极接所述第二NMOS管MN2的源极。

所述第一镜像电路4包括第二PMOS管MP2，所述第二PMOS管MP2的源极接电源电压，所述第二PMOS管MP2的漏极连接所述第一NMOS管MN1的源极，所述第二PMOS管MP2的栅极连接到所述PTAT电流产生电路2并使所述第二电流I2和所述第一电流I1成镜像关系。

所述第二镜像电路5包括第三PMOS管MP3，所述第三PMOS管MP3的源极接电源电压，所述第三PMOS管MP3的漏极连接所述第一NMOS管MN1的漏极，所述第三PMOS管MP3的栅极连接到所述PTAT电流产生电路2并使所述第三电流I3和所述第一电流I1成镜像关系。

所述第三镜像电路6包括第四PMOS管MP4，所述第四PMOS管MP4的源极接电源电压，所述第四PMOS管MP4的漏极连接所述第二NMOS管MN2的漏极，所述第四PMOS管MP4的栅极连接到所述PTAT电流产生电路2并使所述第四电流I4和所述第一电流I1成镜像关系。

所述PTAT电流产生电路2包括第四镜像电路，第五镜像电路，第三NMOS管MN3，第四NMOS管MN4，第三三极管Q3，第四三极管Q4，第二电阻R2。所述第三三极管Q3连接成基极和集电极短接的二极管结构，所述第四三极管Q4连接成基极和集电极短接的二极管结构。所述第三NMOS管MN3的漏极连接所述第四镜像电路，所述第四NMOS管MN4的漏极连接所述第五镜像电路，所述第三NMOS管MN3的栅极和漏极连接所述第四NMOS管MN4的栅极，所述第三三极管Q3连接在所述第三NMOS管MN3的源极和地之间，所述第二电阻R2的第一端连接所述第四NMOS管MN4的源极，所述第四三极管Q4连接在所述第二电阻R2的第二端和地之间。所述第四三极管Q4和所述第三三极管Q3的发射极面积比为N，N大于1，由所述第五镜像电路、所述第四NMOS管MN4和所述第四三极管Q4组成的路径形成所述第一电流I1。

所述第三三极管Q3为PNP管，所述第三三极管Q3的发射极连接所述第三NMOS管MN3的源极，所述第三三极管Q3的基极和集电极接地；所述第四三极管Q4为PNP管，所述第四三极管Q4的发射极连接所述第二电阻R2的第二端，所述第四三极管Q4的基极和集电极接地。在其它实施例中，也能为：所述第三三极管Q3为NPN管，所述第三三极管Q3的发射极接地，所述第三三极管Q3的基极和集电极连接所述第三NMOS管MN3的源极；所述第四三极管Q4为NPN管，所述第四三极管Q4的发射极接地，所述第四三极管Q4的基极和集电极连接所述第二电阻R2的第二端。

所述第四镜像电路包括第五PMOS管MP5，所述第五镜像电路包括第六PMOS管MP6；所述第五PMOS管MP5的源极和所述第六PMOS管MP6的源极都接电源电压，所述第五PMOS管MP5的栅极连接所述第六PMOS管MP6的栅极和漏极，所述第五PMOS管MP5的漏极连接所述第三NMOS管MN3的漏极，所述第六PMOS管MP6的漏极连接所述第四NMOS管MN4的漏极。

所述启动电路1包括第六镜像电路，第七镜像电路，第五NMOS管MN5，第三电阻R3；所述第五NMOS管MN5的漏极连接电源电压，所述第五NMOS管MN5的源极连接到所述第三NMOS管MN3的漏极，所述第五NMOS管MN5的栅极通过所述第三电阻R3连接到电源电压；所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈进行关系，所述第五NMOS管MN5的栅极通过所述第七镜像电路接地。

所述第六镜像电路包括第七PMOS管MP7和第六NMOS管MN6，所述第七镜像电路包括第七NMOS管MN7；所述第七PMOS管MP7的源极接电源电压，所述第七PMOS管MP7的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系；所述第七PMOS管MP7的漏极、所述第七NMOS管MN7的栅极和所述第六NMOS管MN6的漏极和栅极连接在一起，所述第七NMOS管MN7的源极和所述第六NMOS管MN6的源极都接地，所述第七NMOS管MN7的漏极连接所述第五NMOS管MN5的栅极。

如图4A所示，是现有带隙基准源输出基准电压随温度变化仿真曲线；如图4B所示，是本发明较佳实施例带隙基准源输出基准电压随温度变化仿真曲线；比较图4A的曲线201和图4B的曲线202可知，本发明较佳实施例在高温时基准电压会上升，而现有电路会一直下降，这是由于本发明实施例通过增加所述第一PMOS管MP1的尺寸，使所述第一PMOS管MP1的漏电流随温度增加，利用所述第一PMOS管MP1的漏电流随温度增加的特性对所述基准电压进行温度补偿，所以本发明实施例还能改善温度系数。

如图5A所示，是现有带隙基准源输出基准电压在具有拉电流时的仿真曲线；如图5B所示，是本发明较佳实施例带隙基准源输出基准电压在具有拉电流时的仿真曲线。从图5A可以看出，曲线203为拉电流曲线，曲线204为基准电压曲线，可知，在100微安的拉电流即抽电流的作用下，基准电压会降低。从图5B可以看出，曲线205为拉电流曲线，曲线206为基准电压曲线，可知，在100微安的拉电流即抽电流的作用下，基准电压会保持不变，这是由于本发明实施例的所述第一PMOS管MP1输出到外部的电流能够通过负反馈调节并最后使得所述基准电压VBG维持不变，所以本发明实施例能提高电路的驱动能力。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种带隙基准电路，其特征在于，包括：启动电路，PTAT电流产生电路，输出缓冲和基准电压产生电路；

所述启动电路连接所述PTAT电流产生电路并在带隙基准电路开启时提供启动电流；

PTAT电流产生电路输出第一电流，所述第一电流为PTAT电流；

所述输出缓冲和基准电压产生电路包括：

第一三极管和第二三极管，所述第一三极管连接成基极和集电极短接的二极管结构，所述第二三极管连接成基极和集电极短接的二极管结构；

第一镜像电路，第二镜像电路和第三镜像电路，所述第一镜像电路输出的第二电流、所述第二镜像电路输出的第三电流和所述第三镜像电路输出的第四电流都为所述第一电流的镜像电流；

第一NMOS管的漏极连接所述第二镜像电路并输入所述第三电流，第二NMOS管的漏极连接所述第三镜像电路并输入所述第四电流，所述第一NMOS管的栅极和漏极以及所述第二NMOS管的栅极连接在一起；所述第一三极管连接在所述第一NMOS管的源极和地之间，所述第二三极管连接在所述第二NMOS管的源极和地之间，所述第一镜像电路连接所述第一NMOS管的源极；

输出路径包括第一PMOS管和第一电阻，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的栅极连接所述第二NMOS管的漏极，所述第一电阻连接在所述第一PMOS管的漏极和所述第二NMOS管的源极之间，所述第一PMOS管的漏极作为所述带隙基准电路输出端并输出基准电压；

流过所述第一三极管的电流为所述第二电流和所述第三电流的第一叠加电流，流过所述第二三极管的电流为所述第四电流和所述输出路径输出的第五电流的第二叠加电流；所述第一叠加电流和所述第二叠加电流的大小比由所述第一三极管和所述第二三极管的发射极面积比决定，由所述第一叠加电流和所述第二叠加电流的大小比以及所述第二电流、所述第三电流和所述第四电流的大小确定所述第五电流的大小；

从所述带隙基准电路输出端、所述第二NMOS管的源极到所述第二NMOS管的漏极形成一负反馈路径实现对所述第一PMOS管的栅极的控制，当所述带隙基准电路输出端的抽电流增加使所述基准电压降低时，通过所述负反馈路径使第一PMOS管的栅极电压下降、所述第一PMOS管的漏极输出的电流增加使所述基准电压维持不变。

2.如权利要求1所述的带隙基准电路，其特征在于：第一电容并联在所述第一电阻的两端。

3.如权利要求1所述的带隙基准电路，其特征在于：所述第一三极管和所述第二三极管的发射极面积相同，所述第三电流和所述第四电流的大小相等，所述第五电流的大小等于所述第二电流的大小。

4.如权利要求1所述的带隙基准电路，其特征在于：所述第一三极管为PNP管，所述第一三极管的发射极连接所述第一NMOS管的源极，所述第一三极管的基极和集电极接地；所述第二三极管为PNP管，所述第二三极管的发射极连接所述第二NMOS管的源极，所述第二三极管的基极和集电极接地。

5.如权利要求1所述的带隙基准电路，其特征在于：所述第一三极管为NPN管，所述第一三极管的发射极接地，所述第一三极管的基极和集电极接所述第一NMOS管的源极；所述第二三极管为NPN管，所述第二三极管的发射极接地，所述第二三极管的基极和集电极接所述第二NMOS管的源极。

6.如权利要求1所述的带隙基准电路，其特征在于：所述第一镜像电路包括第二PMOS管，所述第二PMOS管的源极接电源电压，所述第二PMOS管的漏极连接所述第一NMOS管的源极，所述第二PMOS管的栅极连接到所述PTAT电流产生电路并使所述第二电流和所述第一电流成镜像关系。

7.如权利要求1所述的带隙基准电路，其特征在于：所述第二镜像电路包括第三PMOS管，所述第三PMOS管的源极接电源电压，所述第三PMOS管的漏极连接所述第一NMOS管的漏极，所述第三PMOS管的栅极连接到所述PTAT电流产生电路并使所述第三电流和所述第一电流成镜像关系。

8.如权利要求1所述的带隙基准电路，其特征在于：所述第三镜像电路包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的漏极连接所述第二NMOS管的漏极，所述第四PMOS管的栅极连接到所述PTAT电流产生电路并使所述第四电流和所述第一电流成镜像关系。

9.如权利要求1所述的带隙基准电路，其特征在于：所述PTAT电流产生电路包括第四镜像电路，第五镜像电路，第三NMOS管，第四NMOS管，第三三极管，第四三极管，第二电阻；

所述第三三极管连接成基极和集电极短接的二极管结构，所述第四三极管连接成基极和集电极短接的二极管结构；

所述第三NMOS管的漏极连接所述第四镜像电路，所述第四NMOS管的漏极连接所述第五镜像电路，所述第三NMOS管的栅极和漏极连接所述第四NMOS管的栅极，所述第三三极管连接在所述第三NMOS管的源极和地之间，所述第二电阻的第一端连接所述第四NMOS管的源极，所述第四三极管连接在所述第二电阻的第二端和地之间；

所述第四三极管和所述第三三极管的发射极面积比大于1，由所述第五镜像电路、所述第四NMOS管和所述第四三极管组成的路径形成所述第一电流。

10.如权利要求9所述的带隙基准电路，其特征在于：所述第三三极管为PNP管，所述第三三极管的发射极连接所述第三NMOS管的源极，所述第三三极管的基极和集电极接地；所述第四三极管为PNP管，所述第四三极管的发射极连接所述第二电阻的第二端，所述第四三极管的基极和集电极接地。

11.如权利要求9所述的带隙基准电路，其特征在于：所述第三三极管为NPN管，所述第三三极管的发射极接地，所述第三三极管的基极和集电极连接所述第三NMOS管的源极；所述第四三极管为NPN管，所述第四三极管的发射极接地，所述第四三极管的基极和集电极连接所述第二电阻的第二端。

12.如权利要求9所述的带隙基准电路，其特征在于：所述第四镜像电路包括第五PMOS管，所述第五镜像电路包括第六PMOS管；

所述第五PMOS管的源极和所述第六PMOS管的源极都接电源电压，所述第五PMOS管的栅极连接所述第六PMOS管的栅极和漏极，所述第五PMOS管的漏极连接所述第三NMOS管的漏极，所述第六PMOS管的漏极连接所述第四NMOS管的漏极。

13.如权利要求9所述的带隙基准电路，其特征在于：所述启动电路包括第六镜像电路，第七镜像电路，第五NMOS管，第三电阻；

所述第五NMOS管的漏极连接电源电压，所述第五NMOS管的源极连接到所述第三NMOS管的漏极，所述第五NMOS管的栅极通过所述第三电阻连接到电源电压；

所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈镜像关系，所述第五NMOS管的栅极通过所述第七镜像电路接地。

14.如权利要求13所述的带隙基准电路，其特征在于：所述第六镜像电路包括第七PMOS管和第六NMOS管，所述第七镜像电路包括第七NMOS管；所述第七PMOS管的源极接电源电压，所述第七PMOS管的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系；

所述第七PMOS管的漏极、所述第七NMOS管的栅极和所述第六NMOS管的漏极和栅极连接在一起，所述第七NMOS管的源极和所述第六NMOS管的源极都接地，所述第七NMOS管的漏极连接所述第五NMOS管的栅极。

15.如权利要求1所述的带隙基准电路，其特征在于：通过增加所述第一PMOS管的尺寸，使所述第一PMOS管的漏电流随温度增加，利用所述第一PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿。