CN111193506B - 一种带电压隔离的低功耗pmos管衬底切换电路 - Google Patents

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Abstract

本发明公开了一种带电压隔离功能的低功耗PMOS管衬底切换电路，包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端、衬底电压输出端，衬底切换控制单元产生合理的判断逻辑信号，用于控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，包括若干PMOS管、第二弱下拉器件，衬底切换单元将PMOS管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，包括若干PMOS管、弱下拉器件，PMOS管、弱下拉器件为低耐压器件，本发明采取器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。

Description

一种带电压隔离的低功耗PMOS管衬底切换电路
技术领域
本发明涉及集成电路设计领域，尤其涉及一种带电压隔离的低功耗PMOS管衬底切换电路。
背景技术
集成电路芯片设计中，一般将PMOS晶体管的衬底接最高电位，NMOS晶体管的衬底接最低电位，以保证源漏极与衬底间的寄生PN节处于反向偏置，防止漏电或闩锁效应(Latch-up)，对于多电源系统而言，通用做法为设计专门的衬底切换电路，以选取多电源系统中的最高电位，从而保证电路模块的正常供电。
传统的衬底切换电路，如图1所示，由两个二极管构成，两个输入端(VCC，VSPAD)分别连接到两个二极管的正端，两个二极管的负端连在一起构成输出端VMAX。该电路非常简单，但缺陷也较为明显，当两个电压较为接近时，即压差低于PN节的VTH阈值时，VMAX切换电路无法完成电压切换功能，甚至会引起Lath-up效应。
中国专利号CN 105049029B的发明专利公开了一种PMOS管衬底切换电路，所述PMOS管衬底切换电路至少包括：第一PMOS管、第二PMOS管、第三PMOS管、弱下拉器件、第一电压输入端、第二电压输入端以及衬底电压输出端；所述第一PMOS管的漏端与第二PMOS管的漏端连接至衬底电压输出端；所述第一PMOS管的栅端与第三PMOS管的漏端相连，并通过所述弱下拉器件与地连接；所述第一PMOS管的源端、第二PMOS管的栅端和第三PMOS管的栅端均与所述第一电压输入端相连；所述第二PMOS管的源端和第三PMOS管的源端均与所述第二电压输入端相连。该发明专利解决电压差分辨率低的问题，并且实现了根据多电源输入电压的高低进行自动切换，同时具有电路简洁实用，硅片面积小的特点。但当电源电压超出了器件的正常耐压范围时，该电路存在耐压击穿风险，所述衬底切换功能将全部失效。
现今市面上主流32位通用MCU控制芯片均支持5V-Tolerance IO功能(即3.3V正常工作电压的器件，最高可以承受5V电压而不发生损坏)。因此，提供一种使用低耐压器件实现高耐压值的自动衬底切换电路，成为亟待解决的问题。
发明内容
本发明的目的在于克服现有技术中，当电源电压超出了器件的正常耐压范围时，可能出现的器件耐压击穿导致衬底切换功能失效的技术问题，并基于此，提出一种带电压隔离的低功耗PMOS管衬底切换电路。
一种带电压隔离的低功耗PMOS管衬底切换电路，包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端、衬底电压输出端，所述衬底切换控制单元包括多个PMOS管、弱下拉器件，用于产生电压控制信号，控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，所述衬底切换单元包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，所述PMOS管为低耐压器件。
进一步的，所述衬底切换控制单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、弱下拉器件，所述第一PMOS管的源端通过弱下拉器件连接至第二电压输入端，所述第一PMOS管的漏端通过弱下拉器件与地连接，所述第一PMOS管的栅端连接至第一电压输入端；所述第二PMOS的源端与第四PMOS管的漏端连接，所述第二PMOS的漏端通过弱下拉器件与地连接，所述第二PMOS管的栅端通过弱下拉器件与地连接，所述第二PMOS管的栅端还与第三PMOS管的栅端连接；所述第三PMOS的源端通过弱下拉器件连接至衬底电压输出端，所述第三PMOS的源端还与第四PMOS管的栅端连接，所述第三PMOS管的漏端通过弱下拉器件与地连接，所述第三PMOS管的栅端分别与第一PMOS管的漏端和第二PMOS管的栅端连接，所述第三PMOS管的栅端还通过弱下拉器件与地连接；所述第四PMOS管的源端通过弱下拉器件连接至衬底电压输出端，所述第四PMOS的漏端与第二PMOS的源端连接，所述第四PMOS管的栅端连接至衬底电压输出端，所述第四PMOS管的栅端还与第三PMOS管的源端连接。
进一步的，所述的弱下拉器件为电流源器件和/或电阻。
进一步的，所述的弱下拉器件包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、电流源器件，所述的电流源器件包括第一NMOS管、第二NMOS管、第三NMOS管，所述第一电阻的一端与第一PMOS管的源端连接，所述第一电阻的另一端连接至第二电压输入端，所述第二电阻的一端分别与第一PMOS管的漏端、第二NMOS管的栅端连接，所述第二电阻的一端与地连接，所述第三电阻的一端分别与第一NMOS管的漏端、第二NMOS管的栅端连接，所述第三电阻的另一端连接至第一电压输入端，所述第一NMOS管的源端接地，所述第四电阻的一端与第四PMOS管的源端连接，所述第四电阻的另一端连接至衬底电压输出端，所述第五电阻的一端分别与第三PMOS管的源端、第四PMOS管的栅端连接，所述第五电阻的另一端连接至衬底电压输出端，所述第一NMOS管的漏端通过第三电阻连接至第一电压输入端，所述第一NMOS管的漏端还与第二NMOS管的栅端连接，所述第一NMOS管的栅端与第一PMOS管的漏端连接；所述第二NMOS的源端接地，所述第二NMOS的漏端与第二PMOS管的漏端连接，所述第二NMOS管的栅端与第一NMOS管的漏端连接；所述第三NMOS的源端接地，所述第三NMOS管的漏端与第三PMOS管的漏端连接，所述第三NMOS管的栅端分别与第三PMOS管的栅端和第二PMOS管的栅端连接。
进一步的，所述的衬底切换单元包括第五PMOS管、第六PMOS管，所述第五PMOS管的源端连接至衬底电压输出端，所述第五PMOS管的漏端连接至第一电压输入端，所述第五PMOS管的栅端分别与第二PMOS的源端、第四PMOS管的漏端连接；所述第六PMOS的源端连接至衬底电压输出端，所述第六PMOS管的漏端连接至第二电压输入端，所述第六PMOS管的栅端分别与第三PMOS管的源端、第四PMOS管的栅端连接。
进一步的，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管的衬底连接在一起。
进一步的，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管的阈值电压为VTH，第一电压输入端为VCC，第二电压输入端为VSPAD、衬底电压输出端VMAX，当VSPAD≤VCC时，VMAX为VCC；当VSPAD≥VCC+VTH时，VMAX切换为VSPAD。
一种集成芯片，包括上述的带电压隔离的低功耗PMOS管衬底切换电路。
由上述对本发明的描述可知，与现有技术相比，本发明提供的一种带电压隔离的低功耗PMOS管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。
附图说明
图1为本发明背景技术中传统的衬底切换电路；
图2为本发明带电压隔离的低功耗PMOS管衬底切换电路；
图3为本发明逻辑功能验证及功耗验证图；
图4为本发明电路逻辑功能验证的内部节点图；
图5为本发明第一电阻R1、第三电阻R3、第四电阻R4、第五电阻R5连接方式的MOS替换电路图。
具体实施方式
以下将结合本发明实施例中的附图对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。
如图2所示，一种带电压隔离的低功耗PMOS管衬底切换电路，包括衬底电压切换控制单元10、衬底电压切换单元11、第一电压输入端Vcc、第二电压输入端VSPAD、衬底电压输出端VMAX，所述衬底电压切换控制单元10包括多个PMOS管、弱下拉器件，产生电压控制信号，具体的，产生合理的判断逻辑电平，控制衬底电压切换单元11，将衬底电压输出端VMAX始终连接到第一电压输入端Vcc、第二电压输入端VSPAD的最高电位，所述衬底电压切换单元11包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端Vcc、第二电压输入端VSPAD的最高电位，所述PMOS管为低耐压器件。
根据工艺厂制程控制监测(PCM)规格文档提供的器件电气参数信息，得到可供选择的MOS器件及耐压特性如下：
Figure BDA0001865624540000051
对于3.3V电源输入支持5V-Tolerance应用场景，由表格数据可知，可使用的器件类型为：nod33ll_ckt、pod33ll_ckt、nld50ll_ckt、pld50ll_ckt。其中nod33ll_ckt/pod33ll_ckt为普通3.3V耐压器件，其各端口的安全工作电压范围为0～3.3V，nod50ll_ckt/pod50ll_ckt为5.0V耐压器件，其栅极的安全工作电压范围为0～3.3V，漏极、源极的安全工作电压范围为5.0V。由于栅极不能承受5.0V电压，该器件为不完全功能高耐压器件。因此，当5.0V电源输入时，需要设计合理的隔离电路，保证器件的各端口电压均在安全电压范围以内，其中PMOS管PM1～PM6，选择器件类型PLD50LL_CKT；NMOS管NM1～NM3，选择NLD33LL_CKT；电阻器R1～R5，选择通用Poly电阻；
如图2所示，所述衬底切换控制单元10包括第一PMOS管PM1、第一PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、弱下拉器件，所述第一PMOS管PM1的源端通过弱下拉器件连接至第二电压输入端VSPAD，所述第一PMOS管PM1的漏端通过弱下拉器件与地VGND连接，所述第一PMOS管PM1的栅端连接至第一电压输入端Vcc；所述第二PMOS管PM2的源端与第四PMOS管PM4的漏端连接，所述第二PMOS管PM2的漏端通过弱下拉器件与地VGND连接，所述第二PMOS管PM2的栅端通过弱下拉器件与地VGND连接，所述第二PMOS管PM2的栅端还与第三PMOS管PM3的栅端连接；所述第三PMOS管PM3的源端通过弱下拉器件连接至衬底电压输出端VMAX，所述第三PMOS管PM3的源端还与第四PMOS管PM4的栅端连接，所述第三PMOS管PM3的漏端通过弱下拉器件与地VGND连接，所述第三PMOS管PM3的栅端分别与第一PMOS管PM1的漏端和第一PMOS管PM2的栅端连接，所述第三PMOS管PM3的栅端还通过弱下拉器件与地VGND连接；所述第四PMOS管PM4的源端通过弱下拉器件连接至衬底电压输出端VMAX，所述第四PMOS的漏端与第二PMOS的源端连接，所述第四PMOS管PM4的栅端连接至衬底电压输出端VMAX，所述第四PMOS管PM4的栅端还与第三PMOS管PM3的源端连接，所述的弱下拉器件为电流源器件和/或电阻，所述的弱下拉器件包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、电流源器件，所述的电流源器件包括第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3，所述第一电阻R1的一端与第一PMOS管PM1的源端连接，所述第一电阻R1的另一端连接至第二电压输入端VSPAD，所述第二电阻R2的一端分别与第一PMOS管PM1的漏端、第二NMOS管NM2的栅端连接，所述第二电阻R2的一端与地VGND连接，所述第三电阻R3的一端分别与第一NMOS管NM1的漏端、第二NMOS管NM2的栅端连接，所述第三电阻R3的另一端连接至第一电压输入端Vcc，所述第一NMOS管NM1的源端接地VGND，所述第四电阻R4的一端与第四PMOS管PM4的源端连接，所述第四电阻R4的另一端连接至衬底电压输出端VMAX，所述第五电阻R5的一端分别与第三PMOS管PM3的源端、第四PMOS管PM4的栅端连接，所述第五电阻R5的另一端连接至衬底电压输出端VMAX，所述第一NMOS管NM1的漏端通过第三电阻R3连接至第一电压输入端Vcc，所述第一NMOS管NM1的漏端还与第二NMOS管NM2的栅端连接，所述第一NMOS管NM1的栅端与第一PMOS管PM1的漏端连接；所述第二NMOS的源端接地VGND，所述第二NMOS的漏端与第一PMOS管PM2的漏端连接，所述第二NMOS管NM2的栅端与第一NMOS管NM1的漏端连接；所述第三NMOS的源端接地VGND，所述第三NMOS管NM3的漏端与第三PMOS管PM3的漏端连接，所述第三NMOS管NM3的栅端分别与第三PMOS管PM3的栅端和第一PMOS管PM2的栅端连接。
所述的衬底切换单元11包括第五PMOS管PM5、第六PMOS管PM6、所述第五PMOS管PM5的源端连接至衬底电压输出端VMAX，所述第五PMOS管PM5的漏端连接至第一电压输入端Vcc，所述第五PMOS管PM5的栅端分别与第二PMOS管PM2的源端、第四PMOS管PM4的漏端连接；所述第六PMOS的源端连接至衬底电压输出端VMAX，所述第六PMOS管PM6的漏端连接至第二电压输入端VSPAD，所述第六PMOS管PM6的栅端分别与第三PMOS管PM3的源端、第四PMOS管PM4的栅端连接，且，所述第一PMOS管PM1、第一PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的衬底连接在一起。
所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管的阈值电压为VTH，第一电压输入端为VCC，第二电压输入端为VSPAD、衬底电压输出端VMAX，当VSPAD≤VCC时，VMAX为VCC；当VSPAD≥VCC+VTH时，VMAX切换为VSPAD。
具体的，将上述电路分为5个支路进行分析：
当0≤VSPAD≤VCC≤3.3V，即正常情况下的应用，VSPAD与VCC均在3.3V以下，此应用下所有器件均在安全电压下工作，无耐压承受风险。
支路1：对第一电阻R1、第一PMOS管PM1、第二电阻R2形成的支路，因为VSPAD≤VCC，第一PMOS管PM1截止，VNET1被第二电阻R2下拉至地VGND，VNET1＝0。此支路由于第一PMOS管PM1截止，无电源到地VGND的回路。不消耗功耗。
支路2：对第一NMOS管NM1、第三电阻R3形成的支路，第一NMOS管NM1而言，其栅极被第二电阻R2下拉至地VGND，第一NMOS管NM1截止,VNET2被第三电阻R3上拉至VCC，VNET2＝VCC。由于第一NMOS管NM1截止，此支路不消耗功耗。
支路3：对第五电阻R5、第三PMOS管PM3、第三NMOS管NM3形成的支路，VNET1＝0，第三NMOS管NM3截止，第三PMOS管PM3导通，第三PMOS管PM3和第三NMOS管NM3到地VGND的支路不导通，VNET4被第五电阻R5上拉至VMAX，VNET4＝VMAX。由于第三NMOS管NM3截止，此支路不消耗功耗。
支路4：对第四电阻R4、第四PMOS管PM4、第二PMOS管PM2、第二NMOS管NM2组成的支路，VNET4＝VMAX，第四PMOS管PM4截止。VNET1＝0，VNET2＝VCC，第二PMOS管PM2与第二NMOS管NM2均导通，将VNET3下拉至电位VTH(PM2)。由于第四PMOS管PM4截止，此支路不消耗功耗。
支路5：对于第五PMOS管PM5、第六PMOS管PM6组成的支路，因VNET3＝VTH(PM2)，当VCC电压超过VTH(PM2)+VTH(PM5)时，第五PMOS管PM5导通，VMAX＝VCC,又VNET4＝VMAX,第六PMOS管PM6截止，无漏电流从VCC流向VSPAD。此电路各支路均有部分器件处于截止状态，没能形成从电源到地VGND的电流回路，无功耗消耗。
当0≤VCC+VTH≤VSPAD≤5.0V，为5V-Tolerance应用，VCC在3.3V以下，而VSPAD最高电压可以达到5V。对5V高压而言，可能会引起器件耐压风险，需要合理设计电路，以规避风险。
支路1：对第一电阻R1、第一PMOS管PM1、第二电阻R2形成的支路，当VSPAD超过VCC+VTH(PM1)时，第一PMOS管PM1导通，形成的支路电流为
Figure BDA0001865624540000081
该电流注入第二电阻R2上的压降为：
Figure BDA0001865624540000082
Figure BDA0001865624540000083
支路2：对第一NMOS管NM1、第三电阻R3形成的支路，随着VSPAD电压升高，VNET1电压逐渐抬高。当VNET1超过第一NMOS管NM1的阈值电压时，即VNET1>VTH(NM1)，第一NMOS管NM1导通，VNET2被下拉至地VGND。该支路的电流消耗为：
Figure BDA0001865624540000084
支路3：对第五电阻R5、第三PMOS管PM3、第三NMOS管NM3形成的支路，当VNET1超过第三NMOS管NM3阈值电压，第三NMOS管NM3导通，第三PMOS管PM3起电平平移作用，可计算出VNET4的电压为：
Figure BDA0001865624540000091
该支路的消耗电流为：
Figure BDA0001865624540000092
支路4：对第四电阻R4、第四PMOS管PM4、第二PMOS管PM2、第二NMOS管NM2组成的支路，因VNET2被下拉至地VGND，第二NMOS管NM2截止。而VNET4如上述计算值，为中间电平，当其比VMAX低一个电压阈值时，第四PMOS管PM4开启，此时VNET3被第四电阻R4上拉至VMAX。因第二NMOS管NM2截止，没有形成电流回路，该支路不消耗电流。
支路5：对于第五PMOS管PM5、第六PMOS管PM6组成的支路，VNET3被上拉至VCC，VNET4为中间电平，第五PMOS管PM5截止，第六PMOS管PM6导通，有VMAX＝VSPAD，且该支路没有形成电流回路，不消耗电流。
器件耐压特性分析：本发明中，接触到高电压的器件为第一PMOS管PM1～第六PMOS管PM6，它们可能存在耐压风险。接下来对其端口电压逐一分析，重点分析源极与栅极之间的电压差，判断其是否在安全电压范围以内。
PM1：该器件为源极跟随器接法，源极跟随器的特性使得其源极电压始终比VCC电平高一个阈值(大概在0.7V左右，远低于3.3V安全工作电压)，故该器件无耐压风险。
PM2:其源极与栅极电压差为：
Figure BDA0001865624540000093
Figure BDA0001865624540000094
PM3：因为VNET1、VNET4均为中间电平，且PM3为源极跟随器接法，无耐压风险。
PM4或PM6：其源极与栅极电压差为：
Figure BDA0001865624540000095
Figure BDA0001865624540000096
PM5：VNET3被上拉至VMAX，故其源栅间的电压差为0，无耐压风险。
由分析可知，器件第二PMOS管PM2、第四PMOS管PM4、第六PMOS管PM6可能存在耐压风险。观察其源栅电压差表达式，可以看出，其源栅电压与第一电阻R1、第二电阻R2相关。因此，合理设计R2、R1的电阻值，即可保证源栅电压差在安全电压范围以内，具体的，当其满足如下约束式:
Figure BDA0001865624540000101
Figure BDA0001865624540000102
即可保证源栅电压差在安全电压范围以内。
功耗分析：电路的总电流消耗为各支路的工作电流消耗之和。观察各支路的电流消耗表达式，可知总电流消耗与电阻R2、R1、R5相关。故合理设计R2、R1、R5的电阻值，即可保证该电路的总电流消耗在极低范围以内。
综上所述，本发明在正常电压工作范围内，能实现电压自动切换功能，且不消耗功耗。在5V-Tolerance应用情况下，通过合理设计R1、R2、R5的电阻值，即可保证电路在耐压安全情况下，仅消耗极低功耗，来实现多电源电压自动切换功能。
对上述电路进行仿真，设计如下参数R1＝1Mohm，R2＝1.2Mohm，R3＝2.5Mohm，R4＝300Kohm，R5＝2.0Mohm。
如图3所示，为本发明的逻辑功能验证及功耗验证图，分三阶段描述。
第一阶段，时间轴100uS以内，系统没有上电。VCC＝0，VSPAD＝0，输出VMAX＝0，此阶段不消耗功耗。
第二阶段，时间轴100uS至518us之间，此时VCC＝3.0V，VSPAD从0V逐渐上升至4V左右(比VCC高一个阈值电压)，输出VMAX＝VCC，也阶段不消耗功耗。
第三阶段，时间轴518uS至800uS之间，此时VCC＝3.0V，VSPAD从4.0V逐渐上升至5V，输出VMAX＝VSPAD，此时IVCC＝1.2uA，IVSPAD＝2.5uA，共消耗3.7uA。
上述仿真验证结果说明，该发明电路可以实现不同电源之间的自动切换，在正常应用情况下，不消耗功耗。在5V-Tolerance应用情况下，仅消耗极低的功耗(3.7uA左右)。
如图4所示，给出了本发明电路逻辑功能验证的内部节点图，着重分析前面可能存在耐压风险的第二PMOS管PM2、第四PMOS管PM4、第六PMOS管PM6器件。
第二PMOS管PM2：其源栅极电压差为VNET3-VNET1，整个切换过程中，其最大压差在3.3V以内。确认该器件端口工作电压在安全范围以内。
第四PMOS管PM4：其源栅极电压差为VMAX-VNET4，整个切换过程中，其最大压差在3.0V以内。确认该器件端口工作电压在安全范围以内。
第六PMOS管PM6：其源栅极电压差为VSPAD-VNET4，整个切换过程中，其最大压差在3.0V以内。确认该器件端口工作电压在安全范围以内。
上述仿真验证结果说明，该发明电路在实现多电源间的自动切换时，各端口工作电压均在安全范围以内，不存在耐压风险。
其中第一电阻R1、第三电阻R3、第四电阻R4、第五电阻R5可被如图5所示连接方式的MOS替换，可以全部被替换，也可以是其中的任意组合方式。
一种集成芯片，包括上述的带电压隔离的低功耗PMOS管衬底切换电路。
由上述对本发明的描述可知，与现有技术相比，本发明提供的一种带电压隔离的低功耗PMOS管衬底切换电路，采取了器件耐压隔离方法，使得器件的耐压值控制在安全工作范围以内，达到使用低耐压器件实现高耐压值的自动衬底切换电路，电源电压差分辨率高，功耗消耗低。既降低了芯片生产制造成本，也提高了芯片耐压兼容性，拓宽了芯片应用范围。
上述仅为本发明的若干具体实施方式，但本发明的设计构思并不局限于此，凡利用此构思对本发明进行非实质性的改动，均应属于侵犯本发明保护范围的行为。

Claims (7)

1.一种带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：包括衬底切换控制单元、衬底切换单元、第一电压输入端、第二电压输入端、衬底电压输出端，所述衬底切换控制单元包括多个PMOS管、弱下拉器件，用于产生控制信号控制衬底切换单元，将衬底电压输出端始终连接到第一电压输入端、第二电压输入端的最高电位，所述衬底切换单元包括多个PMOS管，用于将PMOS管的衬底始终连接到第一电压输入端、第二电压输入端的最高电位，所述PMOS管为低耐压器件，所述衬底切换控制单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、弱下拉器件，所述第一PMOS管的源端通过弱下拉器件连接至第二电压输入端，所述第一PMOS管的漏端通过弱下拉器件与地连接，所述第一PMOS管的栅端连接至第一电压输入端；所述第二PMOS的源端与第四PMOS管的漏端连接，所述第二PMOS的漏端通过弱下拉器件与地VGND连接，所述第二PMOS管的栅端通过弱下拉器件与地VGND连接，所述第二PMOS管的栅端还与第三PMOS管的栅端连接；所述第三PMOS的源端通过弱下拉器件连接至衬底电压输出端，所述第三PMOS的源端还与第四PMOS管的栅端连接，所述第三PMOS管的漏端通过弱下拉器件与地连接，所述第三PMOS管的栅端分别与第一PMOS管的漏端和第二PMOS管的栅端连接，所述第三PMOS管的栅端还通过弱下拉器件与地连接；所述第四PMOS管的源端通过弱下拉器件连接至衬底电压输出端，所述第四PMOS管的漏端与第二PMOS管的源端连接，所述第四PMOS管的栅端连接至衬底电压输出端，所述第四PMOS管的栅端还与第三PMOS管的源端连接。
2.根据权利要求1所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述的弱下拉器件为电流源器件和/或电阻。
3.根据权利要求2所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述的弱下拉器件包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、电流源器件，所述的电流源器件包括第一NMOS管、第二NMOS管、第三NMOS管，所述第一电阻的一端与第一PMOS管的源端连接，所述第一电阻的另一端连接至第二电压输入端，所述第二电阻的一端分别与第一PMOS管的漏端、第二NMOS管的栅端连接，所述第二电阻的一端与地VGND连接，所述第三电阻的一端分别与第一NMOS管的漏端、第二NMOS管的栅端连接，所述第三电阻的另一端连接至第一电压输入端，所述第一NMOS管的源端接地VGND，所述第四电阻的一端与第四PMOS管的源端连接，所述第四电阻的另一端连接至衬底电压输出端，所述第五电阻的一端分别与第三PMOS管的源端、第四PMOS管的栅端连接，所述第五电阻的另一端连接至衬底电压输出端，所述第一NMOS管的漏端通过第三电阻连接至第一电压输入端，所述第一NMOS管的漏端还与第二NMOS管的栅端连接，所述第一NMOS管的栅端与第一PMOS管的漏端连接；所述第二NMOS的源端接地VGND，所述第二NMOS的漏端与第二PMOS管的漏端连接，所述第二NMOS管的栅端与第一NMOS管的漏端连接；所述第三NMOS的源端接地，所述第三NMOS管的漏端与第三PMOS管的漏端连接，所述第三NMOS管的栅端分别与第三PMOS管的栅端和第二PMOS管的栅端连接。
4.根据权利要求1所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述的衬底切换单元还包括第五PMOS管、第六PMOS管，所述第五PMOS管的源端连接至衬底电压输出端，所述第五PMOS管的漏端连接至第一电压输入端，所述第五PMOS管的栅端分别与第二PMOS管的源端、第四PMOS管的漏端连接；所述第六PMOS管的源端连接至衬底电压输出端，所述第六PMOS管的漏端连接至第二电压输入端，所述第六PMOS管的栅端分别与第三PMOS管的源端、第四PMOS管的栅端连接。
5.根据权利要求4所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管的衬底连接在一起。
6.根据权利要求4或5所述的带电压隔离的低功耗PMOS管衬底切换电路，其特征在于：所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管的阈值电压为VTH，第一电压输入端为VCC，第二电压输入端为VSPAD、衬底电压输出端VMAX，当VSPAD≤VCC时，VMAX为VCC；当VSPAD≥VCC+vTH时，VMAX切换为VSPAD。
7.一种集成芯片，其特征在于：包括权利要求1-6任意一项所述的带电压隔离的低功耗PMOS管衬底切换电路。
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