CN109801653A - 非挥发存储器的区块解码器与位准移位器 - Google Patents

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Abstract

本发明提供一种非挥发存储器的区块解码器与位准移位器。该非挥发存储器的区块解码器包括位准移位器和解码器。第一晶体管的控制端耦接至第一控制节点，第一晶体管的第一端耦接至输出节点，第一晶体管的该第二端耦接至第一供应电位。第二晶体管的控制端耦接至第二控制节点，第二晶体管的第一端耦接至接地电位，第二晶体管的第二端耦接至输出节点。第三晶体管的控制端耦接至输出节点，第三晶体管的第一端耦接至第一节点，第三晶体管的第二端耦接至第二供应电位。第四晶体管的控制端耦接至第二控制节点，第四晶体管的第一端耦接至第一节点，第四晶体管的第二端耦接至输出节点。本发明可提高整体系统可靠度、缩小整体电路布局面积。

Description

非挥发存储器的区块解码器与位准移位器
技术领域
本发明是关于一种区块解码器(Block Decoder)与位准移位器(Level Shifter)，特别是关于可缩小整体布局面积(Layout Area)的非挥发存储器(Nonvolatile Memory)的区块解码器与位准移位器。
背景技术
非挥发性存储器(Nonvolatile Memory)具有当电源关掉后，所存储的数据不会消失的特性，包括闪存。闪存为一种电子清除式可程序只读存储器，且允许被多次擦除与写入，其适用于一般性数据存储，以及在电脑与其他数字产品之间作传输数据的交换。
闪存包括多个区块(Block)，其中每一区块由一区块解码器来进行存取。随着存储器中电路的密度越来越高，区块和区块解码器的数量皆大幅增加，这使得闪存的生产制造需要更大的布局面积。因此，有必要提出一种全新的解决方案，以解决传统技术中闪存的电路布局面积过大的问题。
发明内容
在较佳实施例中，本发明提供一种非挥发存储器的区块解码器，包括：一位准移位器，包括：一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端耦接至一第一控制节点，该第一晶体管的该第一端耦接至一输出节点，而该第一晶体管的该第二端耦接至一第一供应电位；一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端耦接至一第二控制节点，该第二晶体管的该第一端耦接至一接地电位，而该第二晶体管的该第二端耦接至该输出节点；一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该输出节点，该第三晶体管的该第一端耦接至一第一节点，而该第三晶体管的该第二端耦接至一第二供应电位；以及一第四晶体管，具有一控制端、一第一端，以及一第二端，其中该第四晶体管的该控制端耦接至该第二控制节点，该第四晶体管的该第一端耦接至该第一节点，而该第四晶体管的该第二端耦接至该输出节点；以及一解码器，耦接至一第三供应电位，其中该解码器用于输出一第一控制电位至该第一控制节点，并输出一第二控制电位至该第二控制节点。
在一些实施例中，该第一控制电位和该第二控制电位具有互补的逻辑位准。
在一些实施例中，该第一晶体管、该第二晶体管，以及该第三晶体管的每一个各自为一N型金属氧化物半导体场效应晶体管。
在一些实施例中，该第四晶体管为一P型金属氧化物半导体场效应晶体管。
在一些实施例中，该第一晶体管、该第二晶体管，以及该第四晶体管的每一个各自为一增强型晶体管。
在一些实施例中，该第三晶体管为一空乏型晶体管。
在一些实施例中，该第三供应电位大于或等于该第三晶体管的一临界电位的一绝对值。
在一些实施例中，该第三供应电位高于该第一供应电位。
在一些实施例中，该第三供应电位和该第一供应电位之间的一电位差大于或等于该第一晶体管的一临界电位。
在一些实施例中，该第二供应电位至少为该第一供应电位或该第三供应电位的四倍。
在一些实施例中，该解码器包括：一第五晶体管，具有一控制端、一第一端，以及一第二端，其中该第五晶体管的该控制端耦接至一第一输入节点，该第五晶体管的该第一端耦接至该第三供应电位，而该第五晶体管的该第二端耦接至该第二控制节点；一第六晶体管，具有一控制端、一第一端，以及一第二端，其中该第六晶体管的该控制端耦接至该第一输入节点，该第六晶体管的该第一端耦接至一第二节点，而该第六晶体管的该第二端耦接至该第二控制节点；一第七晶体管，具有一控制端、一第一端，以及一第二端，其中该第七晶体管的该控制端耦接至一第二输入节点，该第七晶体管的该第一端耦接至一第三节点，而该第七晶体管的该第二端耦接至该第二节点；以及一第八晶体管，具有一控制端、一第一端，以及一第二端，其中该第八晶体管的该控制端耦接至一第三输入节点，该第八晶体管的该第一端耦接至该接地电位，而该第八晶体管的该第二端耦接至该第三节点。
在一些实施例中，该解码器更包括：一第九晶体管，具有一控制端、一第一端，以及一第二端，其中该第九晶体管的该控制端耦接至该第二输入节点，该第九晶体管的该第一端耦接至该第三供应电位，而该第九晶体管的该第二端耦接至该第二控制节点；一第十晶体管，具有一控制端、一第一端，以及一第二端，其中该第十晶体管的该控制端耦接至该第三输入节点，该第十晶体管的该第一端耦接至该第三供应电位，而该第十晶体管的该第二端耦接至该第二控制节点；以及一反相器，耦接至该第三供应电位，并具有一输入端和一输出端，其中该反相器的该输入端耦接至该第二控制节点，而该反相器的该输出端耦接至该第一控制节点。
在一些实施例中，该第五晶体管、该第九晶体管，以及该第十晶体管的每一个各自为一P型金属氧化物半导体场效应晶体管。
在一些实施例中，该第六晶体管、该第七晶体管，以及该第八晶体管的每一个各自为一N型金属氧化物半导体场效应晶体管。
在另一较佳实施例中，本发明提供一种位准移位器，包括：一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端耦接至一第一控制节点，该第一晶体管的该第一端耦接至一输出节点，而该第一晶体管的该第二端耦接至一第一供应电位；一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端耦接至一第二控制节点，该第二晶体管的该第一端耦接至一接地电位，而该第二晶体管的该第二端耦接至该输出节点；一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该输出节点，该第三晶体管的该第一端耦接至一第一节点，而该第三晶体管的该第二端耦接至一第二供应电位；以及一第四晶体管，具有一控制端、一第一端，以及一第二端，其中该第四晶体管的该控制端耦接至该第二控制节点，该第四晶体管的该第一端耦接至该第一节点，而该第四晶体管的该第二端耦接至该输出节点。
本发明可提高整体系统可靠度、缩小整体电路布局面积。
附图说明
图1是显示根据本发明一实施例所述的非挥发存储器的区块解码器的示意图；
图2是显示根据本发明一实施例所述的非挥发存储器的区块解码器的示意图；以及
图3是显示根据本发明一实施例所述的位准移位器的示意图。
附图标号
100、200～区块解码器； N2～第二节点；
110～位准移位器； N3～第三节点；
120、220～解码器； NIN1～第一输入节点；
230～反相器； NIN2～第二输入节点；
M1～第一晶体管； NIN3～第三输入节点；
M2～第二晶体管； NC1～第一控制节点；
M3～第三晶体管； NC2～第二控制节点；
M4～第四晶体管； NOUT～输出节点；
M5～第五晶体管； VC1～第一控制电位；
M6～第六晶体管； VC2～第二控制电位；
M7～第七晶体管； VDD1～第一供应电位；
M8～第八晶体管； VDD2～第二供应电位；
M9～第九晶体管； VDD3～第三供应电位；
M10～第十晶体管； VOUT～输出电位；
N1～第一节点； VSS～接地电位。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含”但不仅限定于。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电连接至该第二装置，或经由其它装置或连接手段而间接地电连接至该第二装置。
图1是显示根据本发明一实施例所述的非挥发存储器(Nonvolatile Memory)的区块解码器(Block Decoder)100的示意图。区块解码器100可适用于一闪存，例如：一NAND闪存或是一NOR闪存，其中区块解码器100用于选择及存取闪存中的多个区块的一个。如图1所示，区块解码器100包括一位准移位器110和一解码器120，其中位准移位器110包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3，以及一第四晶体管M4。
第一晶体管M1、第二晶体管M2，以及第三晶体管M3的每一个可各自为任意种类的一N型晶体管(N-type Transistor)，而第四晶体管M4可为任意种类的一P型晶体管(P-typeTransistor)。例如，第一晶体管M1、第二晶体管M2，以及第三晶体管M3的每一个可各自为一N型金属氧化物半导体场效应晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)；而第四晶体管M4可为一P型金属氧化物半导体场效应晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSTransistor)。详细而言，第一晶体管M1、第二晶体管M2，以及第四晶体管M4的每一个可各自为一增强型晶体管(Enhancement-type Transistor)；而第三晶体管M3可为一空乏型晶体管(Depletion-type Transistor)。
第一晶体管M1具有一控制端、一第一端，以及一第二端，其中第一晶体管M1的控制端耦接至一第一控制节点NC1以接收一第一控制电位VC1，第一晶体管M1的第一端耦接至一输出节点NOUT，而第一晶体管M1的第二端耦接至一第一供应电位VDD1。第二晶体管M2具有一控制端、一第一端，以及一第二端，其中第二晶体管M2的控制端耦接至一第二控制节点NC2以接收一第二控制电位VC2，第二晶体管M2的第一端耦接至一接地电位VSS，而第二晶体管M2的第二端耦接至输出节点NOUT以输出一输出电位VOUT。第三晶体管M3具有一控制端、一第一端，以及一第二端，其中第三晶体管M3的控制端耦接至输出节点NOUT以接收前述的输出电位VOUT，第三晶体管M3的第一端耦接至一第一节点N1，而第三晶体管M3的第二端耦接至一第二供应电位VDD2。第四晶体管M4具有一控制端、一第一端，以及一第二端，其中第四晶体管M4的控制端耦接至第二控制节点NC2以接收前述的第二控制电位VC2，第四晶体管M4的第一端耦接至第一节点N1，而第四晶体管M4的第二端耦接至输出节点NOUT以输出前述的输出电位VOUT。必须注意的是，在前述每一晶体管中，控制端可为晶体管的一栅极(Gate)，第一端和第二端其中的一个可为晶体管的一源极(Source)，而第一端和第二端其中的另一个可为晶体管的一漏极(Drain)。图1中所示的源极符号(晶体管上的箭号)仅为参考，实际上可能因为施加电位不同而造成晶体管的源极和漏极互相对调。
解码器120耦接至一第三供应电位VDD3，其中解码器120用于输出前述的第一控制电位VC1至第一控制节点NC1，并输出前述的第二控制电位VC2至第二控制节点NC2。第一控制电位VC1和第二控制电位VC2可具有互补(Complementary)的逻辑位准。举例而言，若第一控制电位VC1等于第三供应电位VDD3(亦即，高逻辑位准“1”)，则第二控制电位VC2将等于接地电位VSS(亦即，低逻辑位准“0”)；反之，若第一控制电位VC1等于接地电位VSS(亦即，低逻辑位准“0”)，则第二控制电位VC2将等于第三供应电位VDD3(亦即，高逻辑位准“1”)。
区块解码器100的操作原理可如下列所述。当对应的区块被选择时，第一控制电位VC1将具有高逻辑位准，且第二控制电位VC2将具有低逻辑位准，以导通(Turn On)第一晶体管M1并关断(Turn Off)第二晶体管M2。此时，因为输出节点NOUT的输出电位VOUT为相对高电位且第二控制电位VC2为相对低电位，第三晶体管M3和第四晶体管M4两者皆将导通以共同形成一正反馈回路(Positive Feedback Loop)，其将持续地拉高输出电位VOUT，直到输出电位VOUT等于或是几乎等于第二供应电位VDD2为止。必须注意的是，第二供应电位VDD2通常远高于第一供应电位VDD1和第三供应电位VDD3。例如，第二供应电位VDD2至少为第一供应电位VDD1或第三供应电位VDD3的四倍。例如，第一供应电位VDD1和第三供应电位VDD3可约介于4V至7V之间，而第二供应电位VDD2可达约30V左右，但此仅为举例，本发明并不仅限于此。另一方面，当对应的区块未被选择时，第一控制电位VC1将具有低逻辑位准，且第二控制电位VC2将具有高逻辑位准，以关断第一晶体管M1并导通第二晶体管M2。此时，因为输出节点NOUT的输出电位VOUT为相对低电位且第二控制电位VC2为相对高电位，第三晶体管M3和第四晶体管M4两者皆将至少部份地关断，使得已导通的第二晶体管M2可进一步将输出节点NOUT的输出电位VOUT完全下拉至接地电位VSS(例如：0V)。
为了能进一步改善区块解码器100的操作效能，其元件参数可设定如下列方程式(1)、(2)所述。
VDD3≥|VDEP|………………………………(1)
其中“VDD3”代表第三供应电位VDD3的电位位准，而“VDEP”代表第三晶体管M3的一临界电位(Threshold Voltage)的电位位准。换言之，第三供应电位VDD3大于或等于第三晶体管M3的临界电位VDEP的一绝对值。
由于第三晶体管M3为空乏型晶体管，其临界电位VDEP通常为一负值(<0V，例如：-3V)。当对应的区块未被选择时，第三晶体管M3和第四晶体管M4必须关断，以阻挡第二供应电位VDD2传递至输出节点NOUT。因此，若设计使第三供应电位VDD3大于或等于第三晶体管M3的临界电位VDEP的绝对值，则第二控制电位VC2的高逻辑位准的电位应足够高，可确保第四晶体管M4能完全关断，以避免输出电位VOUT受到第二供应电位VDD2所干扰。
VDD3-VDD1≥VTH…………………………………..(2)
其中“VDD3”代表第三供应电位VDD3的电位位准，“VDD1”代表第一供应电位VDD1的电位位准，而“VTH”代表第一晶体管M1的一临界电位的电位位准。换言之，第三供应电位VDD3高于第一供应电位VDD1，且第三供应电位VDD3和第一供应电位VDD1之间的电位差(Voltage Difference)大于或等于第一晶体管M1的临界电位VTH。
由于第一晶体管M1为增强型晶体管，其临界电位VTH通常为一正值(>0V，例如，+1V)。当对应的区块已被选择时，第三晶体管M3必须导通以形成正反馈回路。因此，若设计使第三供应电位VDD3减去第一供应电位VDD1后仍大于或等于第一晶体管M1的临界电位VTH，则可抵消第一晶体管M1传递高逻辑位准时所产生的一栅极至源极电位降(Gate-to-SourceVoltage Drop)(亦即，当第一晶体管M1导通时，第一晶体管M1的源极的输出电位VOUT通常低于栅极的第一控制电位VC1，而两者的电位差约等于第一晶体管M1的临界电位VTH)，以确保第三晶体管M3能完全导通，并可快速地将输出电位VOUT拉升至第二供应电位VDD2。
在一些实施例中，第一晶体管M1的一栅极长度(亦称为“通道长度(ChannelLength)”)设定为大于第二晶体管M2的一栅极长度，使得第一晶体管M1更能耐受来自其第一端和第二端的较高电压(亦即，第一供应电位VDD1或(且)第二供应电位VDD2)。以上的元件参数设定根据多次实验结果而得出，根据实际测量结果，其能有效地提升区块解码器100的整体系统可靠度(Reliability)。
除了能提升整体系统可靠度之外，本发明相较于先前技术至少还有下列好处。首先，在本发明中，因为第一晶体管M1和第二晶体管M2皆为增强型晶体管，在半导体制作过程中，第一晶体管M1和第二晶体管M2两者可以共享同一半导体阱(Well)，故可进一步缩小位准移位器110的布局面积。必须注意的是，传统的位准移位器往往需要二个以上的空乏型晶体管，因为空乏型晶体管无法与增强型晶体管共享半导体阱，故必须占用较大的布局面积。再者，在本发明中，当对应的区块未被选择且第二控制电位VC2为高逻辑位准时，输出节点NOUT可仅经由单一第二晶体管M2耦接至接地电位VSS，从而可提升输出电位VOUT的接地可靠度。相较于传统设计，其输出节点通常需要经由多个晶体管来接地，由于多个晶体管串联导通时的总电阻值相对较高，自然容易造成接地不稳定的缺点。因此，本发明的位准移位器110可用于解决先前技术所面临的各种困境。
为了满足不同使用需求，解码器120可用各种不同电路来实施。以下实施例是说明解码器120可能的电路组态，必须理解的是，其仅为举例说明，而非用于限制本发明的专利范围。
图2是显示根据本发明一实施例所述的非挥发存储器的区块解码器200的示意图。图2和图1相似。在图2的实施例中，区块解码器200包括一位准移位器110和一解码器220，其中解码器220包括一第五晶体管M5、一第六晶体管M6、一第七晶体管M7、一第八晶体管M8、一第九晶体管M9、一第十晶体管M10，以及一反相器(Inverter)230。位准移位器110的结构及功能已如图1的实施例所述。如图2所示，第五晶体管M5、第九晶体管M9，以及第十晶体管M10的每一个可各自为任意种类的一P型晶体管，而第六晶体管M6、第七晶体管M7，以及第八晶体管M8的每一个可各自为任意种类的一N型晶体管。例如，第五晶体管M5、第九晶体管M9，以及第十晶体管M10的每一个可各自为一P型金属氧化物半导体场效应晶体管；而第六晶体管M6、第七晶体管M7，以及第八晶体管M8的每一个可各自为一N型金属氧化物半导体场效应晶体管。详细而言，第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9，以及第十晶体管M10可各自为一增强型晶体管。
第五晶体管M5具有一控制端、一第一端，以及一第二端，其中第五晶体管M5的控制端耦接至一第一输入节点NIN1，第五晶体管M5的第一端耦接至第三供应电位VDD3，而第五晶体管M5的第二端耦接至第二控制节点NC2。第六晶体管M6具有一控制端、一第一端，以及一第二端，其中第六晶体管M6的控制端耦接至第一输入节点NIN1，第六晶体管M6的第一端耦接至一第二节点N2，第六晶体管M6的第二端耦接至第二控制节点NC2。第七晶体管M7具有一控制端、一第一端，以及一第二端，其中第七晶体管M7的控制端耦接至一第二输入节点NIN2，第七晶体管M7的第一端耦接至一第三节点N3，而第七晶体管M7的第二端耦接至第二节点N2。第八晶体管M8具有一控制端、一第一端，以及一第二端，其中第八晶体管M8的控制端耦接至一第三输入节点NIN3，第八晶体管M8的第一端耦接至接地电位VSS，而第八晶体管M8的第二端耦接至第三节点N3。第九晶体管M9具有一控制端、一第一端，以及一第二端，其中第九晶体管M9的控制端耦接至第二输入节点NIN2，第九晶体管M9的第一端耦接至第三供应电位VDD3，而第九晶体管M9的第二端耦接至第二控制节点NC2。第十晶体管M10具有一控制端、一第一端，以及一第二端，其中第十晶体管M10的控制端耦接至第三输入节点NIN3，第十晶体管M10的第一端耦接至第三供应电位VDD3，而第十晶体管M10的第二端耦接至第二控制节点NC2。必须注意的是，在前述每一晶体管中，控制端可为晶体管的一栅极，第一端和第二端其中的一个可为晶体管的一源极，而第一端和第二端其中的另一个可为晶体管的一漏极。图2中所示的源极符号(晶体管上的箭号)仅为参考，实际上可能因为施加电位不同而造成晶体管的源极和漏极互相对调。反相器230耦接至第三供应电位VDD3，并具有一输入端和一输出端，其中反相器230的输入端耦接至第二控制节点NC2，而反相器230的输出端耦接至第一控制节点NC1。整体而言，解码器230根据第一输入节点NIN1、第二输入节点NIN2，以及第三输入节点NIN3的三个输入电位来决定第一控制节点NC1的第一控制电位VC1和第二控制节点NC2的第二控制电位VC2。由于反相器230耦接于第二控制节点NC2和第一控制节点NC1之间，故第一控制电位VC1和第二控制电位VC2必定具有互补的逻辑位准。例如，高逻辑位准可等于第三供应电位VDD3，而低逻辑位准可等于接地电位VSS。图2的区块解码器200的其余特征皆与图1的区块解码器100类似，故此二实施例均可达成相似的操作效果。
图3是显示根据本发明一实施例所述的位准移位器110的示意图。位准移位器110的结构及功能已如图1的实施例所述。在图3的实施例中，位准移位器110可单独使用，并可与解码器120、220以外的其他各种电路做搭配，其亦能发挥相似的操作效果。
本发明提出了一种新颖的区块解码器和位准移位器的设计方式，与传统设计相比，本发明至少有提高整体系统可靠度、缩小整体电路布局面积等重要优势，故其很适合应用于各种各式的闪存装置当中。
值得注意的是，以上所述的元件参数及范围皆非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的区块解码器和位准移位器并不仅限于图1-图3所图示的状态。本发明可以仅包括图1-图3的任何一个或多个实施例的任何一项或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的区块解码器和位准移位器当中。
在本说明书以及权利要求中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种非挥发存储器的区块解码器，其特征在于，包括：
一位准移位器，包括：
一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端耦接至一第一控制节点，该第一晶体管的该第一端耦接至一输出节点，而该第一晶体管的该第二端耦接至一第一供应电位；
一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端耦接至一第二控制节点，该第二晶体管的该第一端耦接至一接地电位，而该第二晶体管的该第二端耦接至该输出节点；
一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该输出节点，该第三晶体管的该第一端耦接至一第一节点，而该第三晶体管的该第二端耦接至一第二供应电位；以及
一第四晶体管，具有一控制端、一第一端，以及一第二端，其中该第四晶体管的该控制端耦接至该第二控制节点，该第四晶体管的该第一端耦接至该第一节点，而该第四晶体管的该第二端耦接至该输出节点；以及
一解码器，耦接至一第三供应电位，其中该解码器用于输出一第一控制电位至该第一控制节点，并输出一第二控制电位至该第二控制节点。
2.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第一控制电位和该第二控制电位具有互补的逻辑位准。
3.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第一晶体管、该第二晶体管，以及该第三晶体管的每一个各自为一N型金属氧化物半导体场效应晶体管。
4.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第四晶体管为一P型金属氧化物半导体场效应晶体管。
5.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第一晶体管、该第二晶体管，以及该第四晶体管的每一个各自为一增强型晶体管。
6.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第三晶体管为一空乏型晶体管。
7.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第三供应电位大于或等于该第三晶体管的一临界电位的一绝对值。
8.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第三供应电位高于该第一供应电位。
9.如权利要求8所述的非挥发存储器的区块解码器，其特征在于，该第三供应电位和该第一供应电位之间的一电位差大于或等于该第一晶体管的一临界电位。
10.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该第二供应电位至少为该第一供应电位或该第三供应电位的四倍。
11.如权利要求1所述的非挥发存储器的区块解码器，其特征在于，该解码器包括：
一第五晶体管，具有一控制端、一第一端，以及一第二端，其中该第五晶体管的该控制端耦接至一第一输入节点，该第五晶体管的该第一端耦接至该第三供应电位，而该第五晶体管的该第二端耦接至该第二控制节点；
一第六晶体管，具有一控制端、一第一端，以及一第二端，其中该第六晶体管的该控制端耦接至该第一输入节点，该第六晶体管的该第一端耦接至一第二节点，而该第六晶体管的该第二端耦接至该第二控制节点；
一第七晶体管，具有一控制端、一第一端，以及一第二端，其中该第七晶体管的该控制端耦接至一第二输入节点，该第七晶体管的该第一端耦接至一第三节点，而该第七晶体管的该第二端耦接至该第二节点；以及
一第八晶体管，具有一控制端、一第一端，以及一第二端，其中该第八晶体管的该控制端耦接至一第三输入节点，该第八晶体管的该第一端耦接至该接地电位，而该第八晶体管的该第二端耦接至该第三节点。
12.如权利要求11所述的非挥发存储器的区块解码器，其特征在于，该解码器更包括：
一第九晶体管，具有一控制端、一第一端，以及一第二端，其中该第九晶体管的该控制端耦接至该第二输入节点，该第九晶体管的该第一端耦接至该第三供应电位，而该第九晶体管的该第二端耦接至该第二控制节点；
一第十晶体管，具有一控制端、一第一端，以及一第二端，其中该第十晶体管的该控制端耦接至该第三输入节点，该第十晶体管的该第一端耦接至该第三供应电位，而该第十晶体管的该第二端耦接至该第二控制节点；以及
一反相器，耦接至该第三供应电位，并具有一输入端和一输出端，其中该反相器的该输入端耦接至该第二控制节点，而该反相器的该输出端耦接至该第一控制节点。
13.如权利要求12所述的非挥发存储器的区块解码器，其特征在于，该第五晶体管、该第九晶体管，以及该第十晶体管的每一个各自为一P型金属氧化物半导体场效应晶体管。
14.如权利要求12所述的非挥发存储器的区块解码器，其特征在于，该第六晶体管、该第七晶体管，以及该第八晶体管的每一个各自为一N型金属氧化物半导体场效应晶体管。
15.一种位准移位器，其特征在于，包括：
一第一晶体管，具有一控制端、一第一端，以及一第二端，其中该第一晶体管的该控制端耦接至一第一控制节点，该第一晶体管的该第一端耦接至一输出节点，而该第一晶体管的该第二端耦接至一第一供应电位；
一第二晶体管，具有一控制端、一第一端，以及一第二端，其中该第二晶体管的该控制端耦接至一第二控制节点，该第二晶体管的该第一端耦接至一接地电位，而该第二晶体管的该第二端耦接至该输出节点；
一第三晶体管，具有一控制端、一第一端，以及一第二端，其中该第三晶体管的该控制端耦接至该输出节点，该第三晶体管的该第一端耦接至一第一节点，而该第三晶体管的该第二端耦接至一第二供应电位；以及
一第四晶体管，具有一控制端、一第一端，以及一第二端，其中该第四晶体管的该控制端耦接至该第二控制节点，该第四晶体管的该第一端耦接至该第一节点，而该第四晶体管的该第二端耦接至该输出节点。
16.如权利要求15所述的位准移位器，其特征在于，该第一控制节点的一第一控制电位和该第二控制节点的一第二控制电位具有互补的逻辑位准。
17.如权利要求15所述的位准移位器，其特征在于，该第一晶体管、该第二晶体管，以及该第三晶体管的每一个各自为一N型金属氧化物半导体场效应晶体管。
18.如权利要求15所述的位准移位器，其特征在于，该第四晶体管为一P型金属氧化物半导体场效应晶体管。
19.如权利要求15所述的位准移位器，其特征在于，该第一晶体管、该第二晶体管，以及该第四晶体管的每一个各自为一增强型晶体管。
20.如权利要求15所述的位准移位器，其特征在于，该第三晶体管为一空乏型晶体管。
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