JP2001284530A

JP2001284530A - 半導体集積回路

Info

Publication number: JP2001284530A
Application number: JP2000090004A
Authority: JP
Inventors: Tomoyuki Kumamaru; 知之熊丸
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-29
Filing date: 2000-03-29
Publication date: 2001-10-12

Abstract

(57)【要約】【課題】半導体集積回路のオフリーク電流を抑制し、
回路停止状態に低消費電力な半導体集積回路を実現す
る。【解決手段】半導体集積回路１に電源電圧制御回路１
４を備え、外部電源４から電源電圧制御回路１４を通し
て内部回路２，３へ電源電圧を供給する。半導体集積回
路１が通常の動作中は、外部電源４と同じ電源電圧を内
部回路２，３へ供給し、半導体集積回路１が回路停止状
態では、電源電圧制御回路１４が電源電圧を下げて内部
回路２，３へ電源電圧を供給する。電源電圧を下げるこ
とにより、内部回路２，３内のトランジスタのドレイン
−ソース間電圧が下がり、オフリーク電流は大幅に低減
され、回路停止状態の低消費電力化が実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
構成、特に半導体集積回路の内部の電源電圧の制御に関
するものである。

【０００２】

【従来の技術】近年、情報通信技術の進歩は著しく、多
くの人々がこれらの技術を使用した情報通信機器を使用
している。この情報通信機器の中で、移動体通信機器、
携帯情報端末はより一層の高性能化、低消費電力化が求
められている。それには、機器に多く使用されている半
導体集積回路の高性能化、低消費電力化が必要不可欠で
ある。半導体集積回路の高性能化のため、半導体のデザ
インルール微細化が進んでいる。しかし、この半導体集
積回路の微細化に伴い、半導体集積回路が回路停止状態
時における消費電力の増加が問題となっている。

【０００３】図８は従来の半導体集積回路を示す。１は
半導体集積回路、２は半導体集積回路１内の論理回路、
３は半導体集積回路１内の記憶回路である。４は外部電
源、５は外部電源４から半導体集積回路１内へ電源を供
給する配線、６は外部グランド、７は外部グランド６と
半導体集積回路１内のグランドをつなぐ配線、８は論理
回路２の信号出力部、９は記憶回路３の信号入力部、１
０は論理回路２の信号出力部８と記憶回路３の信号入力
部９をつなぐ配線、１１は記憶回路３の信号出力部、１
２は論理回路２の信号入力部、１３は記憶回路３の信号
出力部１１と論理回路２の信号入力部１２をつなぐ配線
である。

【０００４】この図８において半導体集積回路１内に
は、論理回路２と記憶回路３がそれぞれ一つ描かれてい
るが、これは図面を簡略化するためであり、論理回路２
と記憶回路３は半導体集積回路内に複数個設けられてい
ても同様である。

【０００５】論理回路２と記憶回路３の電源は、電源供
給配線５によりつながっており、外部電源４から同じ電
源電圧が与えられている。グランドも配線７により、論
理回路２と記憶回路３のグランドは外部グランド６とつ
ながっており、同じ電圧が与えられる。論理回路２から
記憶回路３のへの信号は、論理回路２の出力部８から配
線１０を通り、記憶回路３の入力部９に入る。また、記
憶回路３から論理回路２への信号は、記憶回路３の出力
部１１から配線１３をとおり、論理回路２の入力部１２
に入る。

【０００６】

【発明が解決しようとする課題】半導体集積回路の高性
能化、低消費電力のためデザインルールの微細化が進
み、電源電圧が低下し、閾値電圧が低下している。この
閾値電圧の低下にともない、トランジスタのオフ状態
に、ドレインとソース間を流れるチャネルリーク電流が
増加している。また、ゲート酸化膜の薄膜化に伴い、そ
の電界が強くなると、キャリアはトンネル効果でゲート
酸化膜中に注入され、ゲートリーク電流が発生する。

【０００７】これらのオフリーク電流は、半導体集積回
路の通常の動作時には、トランジスタのオン状態に、ド
レインとソース間を流れるオン電流よりも非常に小さく
問題にならないが、半導体集積回路の回路の停止状態に
おいて、その消費電力を決めるものとして重要である。

【０００８】しかし、上記従来の半導体集積回路の構成
では、オフリーク電流を低減することができず、半導体
集積回路の低消費電力化を実現出来ないため、大きな問
題となっている。

【０００９】本発明は、上記従来の問題を解決するもの
で、オフリーク電流を低減できる半導体集積回路を提供
することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成する本発
明の半導体集積回路は、外部電源から半導体集積回路の
内部回路への給電経路に、前記内部回路の動作状態と停
止状態に応じて印加電圧を変更する電源電圧制御回路を
介装したことを特徴とする。

【００１１】オフリーク電流の特性からドレイン−ソー
ス間の電圧(以下、Vdsと称す)を下げると、オフリーク
電流は急激に減少する。半導体集積回路の回路停止状態
に、この電源電圧制御回路により論理回路、記憶回路の
電源電圧を下げる。それに伴い、トランジスタのVdsは
下がり、結果的にオフリーク電流は減少する。この結
果、半導体集積回路全体で見た回路停止状態時のオフリ
ーク電流の総和である、静止電源電流を大幅に削減でき
る。

【００１２】また、論理回路と記憶回路の電源を分離
し、論理回路と記憶回路にオフリーク電流を削減するの
に最適な電源電圧に設定すれば、より効果的にオフリー
ク電流を削減できる。

【００１３】つまり、記憶回路はデータを保持しなけれ
ばならないため、記憶回路の電源電圧を完全に０ボルト
まで落とすことはできない。しかし、論理回路は回路停
止状態時に動作は必要ないため、論理回路の電源電圧を
０ボルトにする事が出来る。この時、論理回路で発生す
るオフリーク電流は無くなる。

【００１４】この構成によって、半導体集積回路のオフ
リーク電流を大幅に低減することが出来る。結果とし
て、半導体集積回路の低消費電力化が実現できる。

【００１５】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図７に基づいて説明する。（実施の形態１）図１〜図５は（実施の形態１）の半導
体集積回路を示す。

【００１６】図１において、１は半導体集積回路、２は
論理回路、３は記憶回路、４は外部電源、５は外部電源
４と半導体集積回路１内にある回路の電源を結ぶ配線、
６は外部グランド、７は外部グランド６と半導体集積回
路１内にある回路のグランドをつなぐ配線、８は論理回
路２の信号出力部、９は記憶回路３の信号入力部、１０
は論理回路２の信号出力部８と記憶回路３の信号入力部
９をつなぐ配線、１１は記憶回路３の信号出力部、１２
は論理回路２の信号入力部、１３は記憶回路３の信号出
力部１１と論理回路２の信号入力部１２をつなぐ配線、
１４は半導体集積回路１内に設けられた電源電圧制御回
路、１５は電源電圧制御回路１４で制御した電圧を論理
回路２および記憶回路３に供給する配線である。

【００１７】この図において半導体集積回路１内には、
論理回路２と記憶回路３がそれぞれ一つ描かれている
が、これは図面を簡略化するためであり、論理回路２と
記憶回路３は半導体集積回路内に一つであると言う限定
はない。

【００１８】（実施例１）電源電圧制御回路１４の構成
を動作に基づいて詳細に説明する。半導体集積回路１が
通常の動作状態においては、電源電圧制御回路１４は半
導体集積回路１の動作保証電圧を供給する。半導体集積
回路１が回路停止状態になったとき、電源電圧制御回路
１４は半導体集積回路１内の論理回路２および記憶回路
３に供給する電圧を下げる。

【００１９】論理回路２および記憶回路３の電源電圧が
低下することにより、それぞれの内部にあるトランジス
タのドレイン−ソース間電圧(以下、Vdsと称す)が低下
する。閾値電圧の近傍、またはそれ以下の電圧をゲート
に印加したとき流れる弱反転状態でのドレイン電流の特
性は、サブスレッショルド特性と言い、「VLSIデバイス
の物理」丸善株式会社、昭和61年７月25日発行などに述
べられている。

【００２０】この特性から、Vdsが減少するとトランジ
スタのオフリーク電流は指数関数的に減少することが分
かる。図２はNchトランジスタにおいて、トランジスタ
当たりでのオフリーク電流のVds依存性を測定した結果
である。条件はNchトランジスタ、室温である。これか
らも、Vdsを下げるとオフリーク電流が指数関数的に減
少することが分かる。

【００２１】この特性を有しているため、半導体集積回
路１内の論理回路２、記憶回路３の電源電圧を下げるこ
とにより、トランジスタのVdsが下がり、オフリーク電
流を数分の一に低減できる。結果として、半導体集積回
路１の回路の停止状態における静止電源電流を数分の一
に削減できる。

【００２２】論理回路２と記憶回路３の電圧の下げ幅
は、対象とする回路のオフリーク電流をどの程度抑制す
るかによって決定する。たとえば、オフリーク電流を半
分に抑制したい場合は、電源電圧を元の電圧の７０％に
下げることにより実現できる。オフリーク電流を１／１
０に抑制したい場合は、電源電圧を元の電圧の２０％ま
で下げれば良い。これは図２において、基準とする電圧
を2.5ボルトとしたとき、電源電圧を７０％の1.75ボル
トに下げたときオフリーク電流は半分になり、電源電圧
を２０％の0.5ボルトに下げたときオフリーク電流が１
／１０になることからもよく分かる。

【００２３】この論理回路２と記憶回路３の電源電圧を
下げるのは、あくまでも半導体集積回路１が回路の停止
状態においてであり、通常動作時のスピード等を保証し
なくて良い場合である。以上のような動作により、半導
体集積回路１のオフリーク電流を約一桁低減することが
できる。

【００２４】図３は電源電圧制御回路１４と内部回路と
の関係を表したものである。ここでは内部回路として論
理回路２を例に挙げて説明する。論理回路２へ電源を供
給する配線１９は、電源電圧制御回路１４を介して外部
電源４に接続されている。電源電圧制御回路１４は電源
電圧供給トランジスタ１７，１７と論理回路２が停止状
態の時にＯＮ状態となる制御トランジスタ１６との直列
回路に、論理回路２が通常動作時にＯＮ状態となる電源
電圧供給トランジスタ１８を並列接続して構成されてい
る。トランジスタ１８のゲート電位をＡ、トランジスタ
１６ゲート電位をＢ、配線１９の電位をCとして図４に
相互の電位の関係を示している。

【００２５】内部回路の停止状態の電源電圧を設定して
いるトランジスタ１７の側の直列回路を詳細に説明する
と、外部電源４から内部回路２へ電源電圧を供給する配
線に、ゲートとドレインを電気的に接続したPchトラン
ジスタ１７を作成し、トランジスタ１７のソースを外部
電源４の側、具体的にはトランジスタ１６を介して外部
電源４に接続し、前記トランジスタ１７のドレインを内
部回路２の側に接続し、前記トランジスタの閾値電圧を
イオン注入条件により任意に選択し、前記トランジスタ
を前記外部電源と前記内部回路の電源電圧間に任意の個
数直列に作成することにより前記内部回路の停止状態の
電源電圧を設定している。

【００２６】半導体集積回路１が通常の動作時にはトラ
ンジスタ１６はOFF状態、トランジスタ１８はON状態と
し、論理回路２に電源電圧を供給する。ただし、トラン
ジスタ１８は十分にトランジスタのオン抵抗が小さいも
のを用いて、論理回路２に与える電圧をオン抵抗の効果
により低下しないようにする。そして、半導体集積回路
１が回路停止状態になると、トランジスタ１６はON状態
に、トランジスタ１８はOFF状態になり、トランジスタ
１６，１７のみにより電源電圧２に電源電圧を供給する
ようになる。

【００２７】ただし、トランジスタ１６は十分にトラン
ジスタのオン抵抗が小さいものを用いて、論理回路２に
与える電圧をオン抵抗の効果により低下しないようにす
る。このときトランジスタ１７はVdsが閾値よりも大き
いときは、ON状態であり、電流をソース側からドレイン
側に供給する。しかし、Vdsが閾値電圧まで小さくなる
とOFF状態となる。この特性のため、トランジスタ１７
のVdsはトランジスタ１７の閾値電圧に固定される。こ
のトランジスタ１７を外部電源４と論理回路２の電源電
圧の間に数個直列に作成する。

【００２８】これにより、論理回路２に供給される電源
電圧を（トランジスタ１７の閾値）×（トランジスタ１
７の直列個数）だけ電圧を降下することができる。従っ
て、トランジスタ１７の閾値および、トランジスタ１７
の直列に作成する個数を任意に選択することにより、論
理回路２に供給する電源電圧を任意に設定できる。

【００２９】具体的に説明すると、半導体集積回路１へ
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路２で、オフリーク電流が10μA発生するとする。
このオフリーク電流を１／１０の１μAに抑制したい場
合、論理回路２に供給する電源電圧を2.5ボルトの２０
％である0.5ボルトにすれば良い。従って、電源電圧供
給トランジスタ１７の閾値と、直列に作成する個数を選
択し、トランジスタ１７による電源電圧降下分を2.0ボ
ルトになるようにする。図４にこの動作のタイミングチ
ャートを示す。

【００３０】以上の動作により、論理回路２のオフリー
ク電流を約一桁も抑制することが出来る。今回の説明
は、論理回路２で行ったが記憶回路３においても電源電
圧制御方法は同様である。

【００３１】（実施例２）電源電圧制御回路１４の別の
構成を図５に示す。２０は回路停止状態時における電源
電圧制御回路内の電源電圧供給トランジスタである。こ
れは、常にOFF状態のトランジスタである。また、トラ
ンジスタ１７は図３で説明したものと同じ動作を行い、
回路通常動作状態にはON状態で論理回路２に電源電圧を
供給し、回路停止状態にはOFF状態となる。

【００３２】さらに詳しく説明すると、外部電源４から
内部回路２へ電源電圧を供給する配線に、ゲートとソー
スを電気的に接続したPchトランジスタ２０を作成し、
トランジスタ２０のソースを外部電源４の側に接続し、
トランジスタ２０のドレインを内部回路２の側に接続
し、トランジスタ２０のゲートサイズおよび閾値電圧を
変えて作成することにより内部回路２の停止状態の電源
電圧を設定している。

【００３３】具体的に説明すると、半導体集積回路１へ
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路２で、オフリーク電流が10μA発生するとする。
このオフリーク電流を１／１０の１μAに抑制したい場
合、論理回路２に供給する電源電圧を2.5ボルトの２０
％である0.5ボルトにすれば良い。そのとき、電源電圧
供給トランジスタ２０のVdsは2.0ボルトとなる。このと
き、論理回路２で生じるオフリーク電流１μAを供給す
れば良いので、Vds=2.0ボルトの時オフリーク電流が1μ
Aになるように、トランジスタ２０のトランジスタサイ
ズおよび閾値電圧を決める。ただしこのとき、トランジ
スタ１８で生じるオフリーク電流を考慮する必要があ
る。以上の動作により、論理回路２のオフリーク電流を
約一桁抑制することが出来る。

【００３４】（実施の形態２）図６と図７は本発明の
（実施の形態２）の半導体集積回路を示す。（実施の形
態１）の（実施例１）（実施例２）では、内部回路の論
理回路２と記憶回路３の電源電圧は同じであったが、こ
の（実施の形態２）では論理回路２と記憶回路３の電源
電圧を異電位にしている。

【００３５】２１は電源電圧制御回路１４から論理回路
２への電源供給配線、２２は電源電圧制御回路１４から
記憶回路３への電源供給配線、２３は論理回路２から記
憶回路３へ信号を伝える配線１０上に作成したラッチ回
路である。

【００３６】これは図１の電源供給配線配線１５が、電
源供給配線２１と電源供給配線２２に置き換わった構造
になっている。この構造を取ることにより、電源電圧回
路１４において異なった電圧を発生し、論理回路２と記
憶回路３へ異なった電源電圧を供給することが出来る。

【００３７】半導体集積回路１が回路停止状態におい
て、記憶回路３の電源電圧を下げ、論理回路２の電圧を
０ボルトにする。記憶回路３の電源電圧下げ幅について
は、上記（実施の形態１）と同じである。記憶回路３の
電源電圧を下げることにより、上記（実施の形態１）と
同じ効果がある。

【００３８】次に、論理回路２の電圧を０ボルトにする
ことにより、論理回路２で発生するオフリーク電流は無
くなる。これにより、上記（実施の形態１）以上に、オ
フリーク電流低減の効果がある。

【００３９】論理回路２の電源を落とすと、論理回路２
から記憶回路３に伝わる信号が不安定になり、記憶回路
３でトランジスタの貫通電流が流れ、回路誤動作を起こ
してしまう。そこで、図７（ａ）に示すクロックドイン
バータで構成したラッチ回路２３を、論理回路２と記憶
回路３の信号伝達配線１０に挿入することにより、記憶
回路でのトランジスタの貫通電流や回路誤動作を防ぐこ
とができる。

【００４０】図７において、２４はインバータ、２５は
クロックドインバータ、２６はクロックドインバータ２
５の制御クロック端子である。このクロックドインバー
タ２５は、入出力を図７（ｂ）に示すように２７，２８
とした場合、その構成は図７（ｃ）に示すように表すこ
とができ、２９はクロックドインバータ２５の電源、３
０はクロックドインバータ２５のグランドである。

【００４１】このラッチ回路２３の制御は、電源電圧制
御回路１４で行う。つまり、電源電圧制御回路１４で発
生した信号をクロックドインバータ制御クロック端子に
与える。このクロックドインバータにより構成したラッ
チ回路２３は既知の回路技術であり、容易に実現でき
る。

【００４２】また、論理回路２から、半導体集積回路１
内の記憶回路３とは別の回路へ信号を伝達する配線にお
いても、このクロックドインバータにより構成したラッ
チ回路２３を用いれば、半導体集積回路１内の記憶回路
３とは別の回路においても、トランジスタの貫通電流や
回路誤動作を防ぐことができる。

【００４３】ここでは半導体集積回路１内の誤動作を防
ぐため、クロックドインバータで構成したラッチ回路を
紹介したが、これは一例であり本発明はこれに限ったも
のではなく、他のラッチ回路を用いても構わない。

【００４４】以上の構成によりオフリーク電流を約一桁
低減した半導体集積回路が実現できる。

【００４５】

【発明の効果】以上のように本発明によると、外部電源
から半導体集積回路の内部回路への給電経路に、前記内
部回路の動作状態と停止状態に応じて印加電圧を変更す
る電源電圧制御回路を介装したため、オフリーク電流を
低減するのに効果的な電源電圧に半導体集積回路の前記
内部回路を任意に設定することができる。

【００４６】それにより、オフリーク電流を約一桁低減
することができる。また電源電圧制御に関しても、外部
電源から前記内部回路へ電源電圧を供給する配線に、ゲ
ートとドレインを電気的に接続したPchトランジスタを
作成し、前記トランジスタのソースを前記外部電源側に
接続し、前記トランジスタのドレインを前記内部回路の
電源電圧側に接続し、前記トランジスタの閾値電圧をイ
オン注入条件により任意に選択し、前記トランジスタを
前記外部電源と前記内部回路の電源電圧間に任意の個数
直列に作成することにより前記内部回路の停止状態の電
源電圧を設定するように構成したり、別の構成例として
は、前記外部電源から前記内部回路へ電源電圧を供給す
る配線に、ゲートとソースを電気的に接続したPchトラ
ンジスタを作成し、前記トランジスタのソースを前記外
部電源側に接続し、前記トランジスタのドレインを前記
内部回路の電源電圧側に接続し、前記トランジスタのゲ
ートサイズおよび閾値電圧を変えて作成することにより
前記内部回路の停止状態の電源電圧を設定するような、
簡単な回路を用いることにより実現でき、集積回路にと
って、面積の増加はほとんどない、優れた半導体集積回
路を実現できるものである。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の半導体集積回路の
構成図

【図２】同実施の形態のオフリーク電流のVds依存性
（実測値）の測定結果図

【図３】同実施の形態の電源電圧制御回路の構成図

【図４】図３の電源電圧制御タイミングチャート図

【図５】同実施の形態の電源電圧制御回路の別の構成図

【図６】本発明の（実施の形態２）の半導体集積回路の
構成図

【図７】同実施の形態のクロックドインバータにより構
成したラッチ回路の構成図

【図８】従来の半導体集積回路の構成図

【符号の説明】

１半導体集積回路２論理回路３記憶回路４外部電源電圧５電源供給配線６外部グランド７グランド供給配線８論理回路の信号出力部９記憶回路の信号入力部１０論理回路から記憶回路へ信号を伝える配線１１記憶回路の信号出力部１２論理回路の信号入力部１３記憶回路から論理回路へ信号を伝える配線１４電源電圧制御回路１５電源電圧制御回路で発生した電圧を、論理回路、
記憶回路に供給する配線１６回路停止状態の電源電圧供給制御トランジスタ１７回路停止状態の電源電圧供給トランジスタ１８通常動作状態の電源電圧供給トランジスタ１９論理回路２への電源電圧供給配線２０回路停止状態の電源電圧供給トランジスタ２１電源電圧制御回路で発生した電圧を論理回路にの
みに供給する配線２２電源電圧制御回路で発生した電圧を記憶回路にの
みに供給する配線２３ラッチ回路２４インバータ２５クロックドインバータ２６クロックドインバータの制御クロック端子２７クロックドインバータの入力２８クロックドインバータの出力２９クロックドインバータの電源３０クロックドインバータのグランド

Claims

【特許請求の範囲】

【請求項１】外部電源から半導体集積回路の内部回路へ
の給電経路に、前記内部回路の動作状態と停止状態に応
じて印加電圧を変更する電源電圧制御回路を介装した半
導体集積回路。
【請求項２】電源電圧制御回路を、外部電源から前記内部回路へ電源電圧を供給する配線
に、ゲートとドレインを電気的に接続したPchトランジ
スタを作成し、前記トランジスタのソースを前記外部電
源側に接続し、前記トランジスタのドレインを前記内部
回路の電源電圧側に接続し、前記トランジスタの閾値電
圧をイオン注入条件により任意に選択し、前記トランジ
スタを前記外部電源と前記内部回路の電源電圧間に任意
の個数直列に作成することにより前記内部回路の停止状
態の電源電圧を設定して構成した請求項１記載の半導体
集積回路。
【請求項３】電源電圧制御回路を、前記外部電源から前記内部回路へ電源電圧を供給する配
線に、ゲートとソースを電気的に接続したPchトランジ
スタを作成し、前記トランジスタのソースを前記外部電
源側に接続し、前記トランジスタのドレインを前記内部
回路の電源電圧側に接続し、前記トランジスタのゲート
サイズおよび閾値電圧を変えて作成することにより前記
内部回路の停止状態の電源電圧を設定して構成した請求
項１記載の半導体集積回路。
【請求項４】前記内部回路内の論理回路と記憶回路の電
源を分離し、分離したそれぞれの電源電圧を異電位にす
る前記電源電圧制御回路を備えた請求項２または請求項
３記載の半導体集積回路。
【請求項５】前記内部回路内の論理回路と記憶回路の電
源を分離し、分離したそれぞれの電源電圧を異電位と
し、回路動作停止状態に前記論理回路の電源電圧を０ボ
ルトにする前記電源電圧制御回路を備えた請求項２また
は請求項３記載の半導体集積回路。
【請求項６】前記論理回路から前記記憶回路へ信号を伝
える配線に、信号ラッチ回路を介装した請求項４または
請求項５記載の半導体集積回路。
【請求項７】前記ラッチ回路を、クロックドインバータ
で構成した請求項６記載の半導体集積回路。