JP2001284530A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2001284530A JP2001284530A JP2000090004A JP2000090004A JP2001284530A JP 2001284530 A JP2001284530 A JP 2001284530A JP 2000090004 A JP2000090004 A JP 2000090004A JP 2000090004 A JP2000090004 A JP 2000090004A JP 2001284530 A JP2001284530 A JP 2001284530A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply voltage
- semiconductor integrated
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路のオフリーク電流を抑制し、
回路停止状態に低消費電力な半導体集積回路を実現す
る。 【解決手段】 半導体集積回路1に電源電圧制御回路1
4を備え、外部電源4から電源電圧制御回路14を通し
て内部回路2,3へ電源電圧を供給する。半導体集積回
路1が通常の動作中は、外部電源4と同じ電源電圧を内
部回路2,3へ供給し、半導体集積回路1が回路停止状
態では、電源電圧制御回路14が電源電圧を下げて内部
回路2,3へ電源電圧を供給する。電源電圧を下げるこ
とにより、内部回路2,3内のトランジスタのドレイン
−ソース間電圧が下がり、オフリーク電流は大幅に低減
され、回路停止状態の低消費電力化が実現する。
回路停止状態に低消費電力な半導体集積回路を実現す
る。 【解決手段】 半導体集積回路1に電源電圧制御回路1
4を備え、外部電源4から電源電圧制御回路14を通し
て内部回路2,3へ電源電圧を供給する。半導体集積回
路1が通常の動作中は、外部電源4と同じ電源電圧を内
部回路2,3へ供給し、半導体集積回路1が回路停止状
態では、電源電圧制御回路14が電源電圧を下げて内部
回路2,3へ電源電圧を供給する。電源電圧を下げるこ
とにより、内部回路2,3内のトランジスタのドレイン
−ソース間電圧が下がり、オフリーク電流は大幅に低減
され、回路停止状態の低消費電力化が実現する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
構成、特に半導体集積回路の内部の電源電圧の制御に関
するものである。
構成、特に半導体集積回路の内部の電源電圧の制御に関
するものである。
【0002】
【従来の技術】近年、情報通信技術の進歩は著しく、多
くの人々がこれらの技術を使用した情報通信機器を使用
している。この情報通信機器の中で、移動体通信機器、
携帯情報端末はより一層の高性能化、低消費電力化が求
められている。それには、機器に多く使用されている半
導体集積回路の高性能化、低消費電力化が必要不可欠で
ある。半導体集積回路の高性能化のため、半導体のデザ
インルール微細化が進んでいる。しかし、この半導体集
積回路の微細化に伴い、半導体集積回路が回路停止状態
時における消費電力の増加が問題となっている。
くの人々がこれらの技術を使用した情報通信機器を使用
している。この情報通信機器の中で、移動体通信機器、
携帯情報端末はより一層の高性能化、低消費電力化が求
められている。それには、機器に多く使用されている半
導体集積回路の高性能化、低消費電力化が必要不可欠で
ある。半導体集積回路の高性能化のため、半導体のデザ
インルール微細化が進んでいる。しかし、この半導体集
積回路の微細化に伴い、半導体集積回路が回路停止状態
時における消費電力の増加が問題となっている。
【0003】図8は従来の半導体集積回路を示す。1は
半導体集積回路、2は半導体集積回路1内の論理回路、
3は半導体集積回路1内の記憶回路である。4は外部電
源、5は外部電源4から半導体集積回路1内へ電源を供
給する配線、6は外部グランド、7は外部グランド6と
半導体集積回路1内のグランドをつなぐ配線、8は論理
回路2の信号出力部、9は記憶回路3の信号入力部、1
0は論理回路2の信号出力部8と記憶回路3の信号入力
部9をつなぐ配線、11は記憶回路3の信号出力部、1
2は論理回路2の信号入力部、13は記憶回路3の信号
出力部11と論理回路2の信号入力部12をつなぐ配線
である。
半導体集積回路、2は半導体集積回路1内の論理回路、
3は半導体集積回路1内の記憶回路である。4は外部電
源、5は外部電源4から半導体集積回路1内へ電源を供
給する配線、6は外部グランド、7は外部グランド6と
半導体集積回路1内のグランドをつなぐ配線、8は論理
回路2の信号出力部、9は記憶回路3の信号入力部、1
0は論理回路2の信号出力部8と記憶回路3の信号入力
部9をつなぐ配線、11は記憶回路3の信号出力部、1
2は論理回路2の信号入力部、13は記憶回路3の信号
出力部11と論理回路2の信号入力部12をつなぐ配線
である。
【0004】この図8において半導体集積回路1内に
は、論理回路2と記憶回路3がそれぞれ一つ描かれてい
るが、これは図面を簡略化するためであり、論理回路2
と記憶回路3は半導体集積回路内に複数個設けられてい
ても同様である。
は、論理回路2と記憶回路3がそれぞれ一つ描かれてい
るが、これは図面を簡略化するためであり、論理回路2
と記憶回路3は半導体集積回路内に複数個設けられてい
ても同様である。
【0005】論理回路2と記憶回路3の電源は、電源供
給配線5によりつながっており、外部電源4から同じ電
源電圧が与えられている。グランドも配線7により、論
理回路2と記憶回路3のグランドは外部グランド6とつ
ながっており、同じ電圧が与えられる。論理回路2から
記憶回路3のへの信号は、論理回路2の出力部8から配
線10を通り、記憶回路3の入力部9に入る。また、記
憶回路3から論理回路2への信号は、記憶回路3の出力
部11から配線13をとおり、論理回路2の入力部12
に入る。
給配線5によりつながっており、外部電源4から同じ電
源電圧が与えられている。グランドも配線7により、論
理回路2と記憶回路3のグランドは外部グランド6とつ
ながっており、同じ電圧が与えられる。論理回路2から
記憶回路3のへの信号は、論理回路2の出力部8から配
線10を通り、記憶回路3の入力部9に入る。また、記
憶回路3から論理回路2への信号は、記憶回路3の出力
部11から配線13をとおり、論理回路2の入力部12
に入る。
【0006】
【発明が解決しようとする課題】半導体集積回路の高性
能化、低消費電力のためデザインルールの微細化が進
み、電源電圧が低下し、閾値電圧が低下している。この
閾値電圧の低下にともない、トランジスタのオフ状態
に、ドレインとソース間を流れるチャネルリーク電流が
増加している。また、ゲート酸化膜の薄膜化に伴い、そ
の電界が強くなると、キャリアはトンネル効果でゲート
酸化膜中に注入され、ゲートリーク電流が発生する。
能化、低消費電力のためデザインルールの微細化が進
み、電源電圧が低下し、閾値電圧が低下している。この
閾値電圧の低下にともない、トランジスタのオフ状態
に、ドレインとソース間を流れるチャネルリーク電流が
増加している。また、ゲート酸化膜の薄膜化に伴い、そ
の電界が強くなると、キャリアはトンネル効果でゲート
酸化膜中に注入され、ゲートリーク電流が発生する。
【0007】これらのオフリーク電流は、半導体集積回
路の通常の動作時には、トランジスタのオン状態に、ド
レインとソース間を流れるオン電流よりも非常に小さく
問題にならないが、半導体集積回路の回路の停止状態に
おいて、その消費電力を決めるものとして重要である。
路の通常の動作時には、トランジスタのオン状態に、ド
レインとソース間を流れるオン電流よりも非常に小さく
問題にならないが、半導体集積回路の回路の停止状態に
おいて、その消費電力を決めるものとして重要である。
【0008】しかし、上記従来の半導体集積回路の構成
では、オフリーク電流を低減することができず、半導体
集積回路の低消費電力化を実現出来ないため、大きな問
題となっている。
では、オフリーク電流を低減することができず、半導体
集積回路の低消費電力化を実現出来ないため、大きな問
題となっている。
【0009】本発明は、上記従来の問題を解決するもの
で、オフリーク電流を低減できる半導体集積回路を提供
することを目的とする。
で、オフリーク電流を低減できる半導体集積回路を提供
することを目的とする。
【0010】
【課題を解決するための手段】この目的を達成する本発
明の半導体集積回路は、外部電源から半導体集積回路の
内部回路への給電経路に、前記内部回路の動作状態と停
止状態に応じて印加電圧を変更する電源電圧制御回路を
介装したことを特徴とする。
明の半導体集積回路は、外部電源から半導体集積回路の
内部回路への給電経路に、前記内部回路の動作状態と停
止状態に応じて印加電圧を変更する電源電圧制御回路を
介装したことを特徴とする。
【0011】オフリーク電流の特性からドレイン−ソー
ス間の電圧(以下、Vdsと称す)を下げると、オフリーク
電流は急激に減少する。半導体集積回路の回路停止状態
に、この電源電圧制御回路により論理回路、記憶回路の
電源電圧を下げる。それに伴い、トランジスタのVdsは
下がり、結果的にオフリーク電流は減少する。この結
果、半導体集積回路全体で見た回路停止状態時のオフリ
ーク電流の総和である、静止電源電流を大幅に削減でき
る。
ス間の電圧(以下、Vdsと称す)を下げると、オフリーク
電流は急激に減少する。半導体集積回路の回路停止状態
に、この電源電圧制御回路により論理回路、記憶回路の
電源電圧を下げる。それに伴い、トランジスタのVdsは
下がり、結果的にオフリーク電流は減少する。この結
果、半導体集積回路全体で見た回路停止状態時のオフリ
ーク電流の総和である、静止電源電流を大幅に削減でき
る。
【0012】また、論理回路と記憶回路の電源を分離
し、論理回路と記憶回路にオフリーク電流を削減するの
に最適な電源電圧に設定すれば、より効果的にオフリー
ク電流を削減できる。
し、論理回路と記憶回路にオフリーク電流を削減するの
に最適な電源電圧に設定すれば、より効果的にオフリー
ク電流を削減できる。
【0013】つまり、記憶回路はデータを保持しなけれ
ばならないため、記憶回路の電源電圧を完全に0ボルト
まで落とすことはできない。しかし、論理回路は回路停
止状態時に動作は必要ないため、論理回路の電源電圧を
0ボルトにする事が出来る。この時、論理回路で発生す
るオフリーク電流は無くなる。
ばならないため、記憶回路の電源電圧を完全に0ボルト
まで落とすことはできない。しかし、論理回路は回路停
止状態時に動作は必要ないため、論理回路の電源電圧を
0ボルトにする事が出来る。この時、論理回路で発生す
るオフリーク電流は無くなる。
【0014】この構成によって、半導体集積回路のオフ
リーク電流を大幅に低減することが出来る。結果とし
て、半導体集積回路の低消費電力化が実現できる。
リーク電流を大幅に低減することが出来る。結果とし
て、半導体集積回路の低消費電力化が実現できる。
【0015】
【発明の実施の形態】以下、本発明の各実施の形態を図
1〜図7に基づいて説明する。 (実施の形態1)図1〜図5は(実施の形態1)の半導
体集積回路を示す。
1〜図7に基づいて説明する。 (実施の形態1)図1〜図5は(実施の形態1)の半導
体集積回路を示す。
【0016】図1において、1は半導体集積回路、2は
論理回路、3は記憶回路、4は外部電源、5は外部電源
4と半導体集積回路1内にある回路の電源を結ぶ配線、
6は外部グランド、7は外部グランド6と半導体集積回
路1内にある回路のグランドをつなぐ配線、8は論理回
路2の信号出力部、9は記憶回路3の信号入力部、10
は論理回路2の信号出力部8と記憶回路3の信号入力部
9をつなぐ配線、11は記憶回路3の信号出力部、12
は論理回路2の信号入力部、13は記憶回路3の信号出
力部11と論理回路2の信号入力部12をつなぐ配線、
14は半導体集積回路1内に設けられた電源電圧制御回
路、15は電源電圧制御回路14で制御した電圧を論理
回路2および記憶回路3に供給する配線である。
論理回路、3は記憶回路、4は外部電源、5は外部電源
4と半導体集積回路1内にある回路の電源を結ぶ配線、
6は外部グランド、7は外部グランド6と半導体集積回
路1内にある回路のグランドをつなぐ配線、8は論理回
路2の信号出力部、9は記憶回路3の信号入力部、10
は論理回路2の信号出力部8と記憶回路3の信号入力部
9をつなぐ配線、11は記憶回路3の信号出力部、12
は論理回路2の信号入力部、13は記憶回路3の信号出
力部11と論理回路2の信号入力部12をつなぐ配線、
14は半導体集積回路1内に設けられた電源電圧制御回
路、15は電源電圧制御回路14で制御した電圧を論理
回路2および記憶回路3に供給する配線である。
【0017】この図において半導体集積回路1内には、
論理回路2と記憶回路3がそれぞれ一つ描かれている
が、これは図面を簡略化するためであり、論理回路2と
記憶回路3は半導体集積回路内に一つであると言う限定
はない。
論理回路2と記憶回路3がそれぞれ一つ描かれている
が、これは図面を簡略化するためであり、論理回路2と
記憶回路3は半導体集積回路内に一つであると言う限定
はない。
【0018】(実施例1)電源電圧制御回路14の構成
を動作に基づいて詳細に説明する。半導体集積回路1が
通常の動作状態においては、電源電圧制御回路14は半
導体集積回路1の動作保証電圧を供給する。半導体集積
回路1が回路停止状態になったとき、電源電圧制御回路
14は半導体集積回路1内の論理回路2および記憶回路
3に供給する電圧を下げる。
を動作に基づいて詳細に説明する。半導体集積回路1が
通常の動作状態においては、電源電圧制御回路14は半
導体集積回路1の動作保証電圧を供給する。半導体集積
回路1が回路停止状態になったとき、電源電圧制御回路
14は半導体集積回路1内の論理回路2および記憶回路
3に供給する電圧を下げる。
【0019】論理回路2および記憶回路3の電源電圧が
低下することにより、それぞれの内部にあるトランジス
タのドレイン−ソース間電圧(以下、Vdsと称す)が低下
する。閾値電圧の近傍、またはそれ以下の電圧をゲート
に印加したとき流れる弱反転状態でのドレイン電流の特
性は、サブスレッショルド特性と言い、「VLSIデバイス
の物理」丸善株式会社、昭和61年7月25日発行などに述
べられている。
低下することにより、それぞれの内部にあるトランジス
タのドレイン−ソース間電圧(以下、Vdsと称す)が低下
する。閾値電圧の近傍、またはそれ以下の電圧をゲート
に印加したとき流れる弱反転状態でのドレイン電流の特
性は、サブスレッショルド特性と言い、「VLSIデバイス
の物理」丸善株式会社、昭和61年7月25日発行などに述
べられている。
【0020】この特性から、Vdsが減少するとトランジ
スタのオフリーク電流は指数関数的に減少することが分
かる。図2はNchトランジスタにおいて、トランジスタ
当たりでのオフリーク電流のVds依存性を測定した結果
である。条件はNchトランジスタ、室温である。これか
らも、Vdsを下げるとオフリーク電流が指数関数的に減
少することが分かる。
スタのオフリーク電流は指数関数的に減少することが分
かる。図2はNchトランジスタにおいて、トランジスタ
当たりでのオフリーク電流のVds依存性を測定した結果
である。条件はNchトランジスタ、室温である。これか
らも、Vdsを下げるとオフリーク電流が指数関数的に減
少することが分かる。
【0021】この特性を有しているため、半導体集積回
路1内の論理回路2、記憶回路3の電源電圧を下げるこ
とにより、トランジスタのVdsが下がり、オフリーク電
流を数分の一に低減できる。結果として、半導体集積回
路1の回路の停止状態における静止電源電流を数分の一
に削減できる。
路1内の論理回路2、記憶回路3の電源電圧を下げるこ
とにより、トランジスタのVdsが下がり、オフリーク電
流を数分の一に低減できる。結果として、半導体集積回
路1の回路の停止状態における静止電源電流を数分の一
に削減できる。
【0022】論理回路2と記憶回路3の電圧の下げ幅
は、対象とする回路のオフリーク電流をどの程度抑制す
るかによって決定する。たとえば、オフリーク電流を半
分に抑制したい場合は、電源電圧を元の電圧の70%に
下げることにより実現できる。オフリーク電流を1/1
0に抑制したい場合は、電源電圧を元の電圧の20%ま
で下げれば良い。これは図2において、基準とする電圧
を2.5ボルトとしたとき、電源電圧を70%の1.75ボル
トに下げたときオフリーク電流は半分になり、電源電圧
を20%の0.5ボルトに下げたときオフリーク電流が1
/10になることからもよく分かる。
は、対象とする回路のオフリーク電流をどの程度抑制す
るかによって決定する。たとえば、オフリーク電流を半
分に抑制したい場合は、電源電圧を元の電圧の70%に
下げることにより実現できる。オフリーク電流を1/1
0に抑制したい場合は、電源電圧を元の電圧の20%ま
で下げれば良い。これは図2において、基準とする電圧
を2.5ボルトとしたとき、電源電圧を70%の1.75ボル
トに下げたときオフリーク電流は半分になり、電源電圧
を20%の0.5ボルトに下げたときオフリーク電流が1
/10になることからもよく分かる。
【0023】この論理回路2と記憶回路3の電源電圧を
下げるのは、あくまでも半導体集積回路1が回路の停止
状態においてであり、通常動作時のスピード等を保証し
なくて良い場合である。以上のような動作により、半導
体集積回路1のオフリーク電流を約一桁低減することが
できる。
下げるのは、あくまでも半導体集積回路1が回路の停止
状態においてであり、通常動作時のスピード等を保証し
なくて良い場合である。以上のような動作により、半導
体集積回路1のオフリーク電流を約一桁低減することが
できる。
【0024】図3は電源電圧制御回路14と内部回路と
の関係を表したものである。ここでは内部回路として論
理回路2を例に挙げて説明する。論理回路2へ電源を供
給する配線19は、電源電圧制御回路14を介して外部
電源4に接続されている。電源電圧制御回路14は電源
電圧供給トランジスタ17,17と論理回路2が停止状
態の時にON状態となる制御トランジスタ16との直列
回路に、論理回路2が通常動作時にON状態となる電源
電圧供給トランジスタ18を並列接続して構成されてい
る。トランジスタ18のゲート電位をA、トランジスタ
16ゲート電位をB、配線19の電位をCとして図4に
相互の電位の関係を示している。
の関係を表したものである。ここでは内部回路として論
理回路2を例に挙げて説明する。論理回路2へ電源を供
給する配線19は、電源電圧制御回路14を介して外部
電源4に接続されている。電源電圧制御回路14は電源
電圧供給トランジスタ17,17と論理回路2が停止状
態の時にON状態となる制御トランジスタ16との直列
回路に、論理回路2が通常動作時にON状態となる電源
電圧供給トランジスタ18を並列接続して構成されてい
る。トランジスタ18のゲート電位をA、トランジスタ
16ゲート電位をB、配線19の電位をCとして図4に
相互の電位の関係を示している。
【0025】内部回路の停止状態の電源電圧を設定して
いるトランジスタ17の側の直列回路を詳細に説明する
と、外部電源4から内部回路2へ電源電圧を供給する配
線に、ゲートとドレインを電気的に接続したPchトラン
ジスタ17を作成し、トランジスタ17のソースを外部
電源4の側、具体的にはトランジスタ16を介して外部
電源4に接続し、前記トランジスタ17のドレインを内
部回路2の側に接続し、前記トランジスタの閾値電圧を
イオン注入条件により任意に選択し、前記トランジスタ
を前記外部電源と前記内部回路の電源電圧間に任意の個
数直列に作成することにより前記内部回路の停止状態の
電源電圧を設定している。
いるトランジスタ17の側の直列回路を詳細に説明する
と、外部電源4から内部回路2へ電源電圧を供給する配
線に、ゲートとドレインを電気的に接続したPchトラン
ジスタ17を作成し、トランジスタ17のソースを外部
電源4の側、具体的にはトランジスタ16を介して外部
電源4に接続し、前記トランジスタ17のドレインを内
部回路2の側に接続し、前記トランジスタの閾値電圧を
イオン注入条件により任意に選択し、前記トランジスタ
を前記外部電源と前記内部回路の電源電圧間に任意の個
数直列に作成することにより前記内部回路の停止状態の
電源電圧を設定している。
【0026】半導体集積回路1が通常の動作時にはトラ
ンジスタ16はOFF状態、トランジスタ18はON状態と
し、論理回路2に電源電圧を供給する。ただし、トラン
ジスタ18は十分にトランジスタのオン抵抗が小さいも
のを用いて、論理回路2に与える電圧をオン抵抗の効果
により低下しないようにする。そして、半導体集積回路
1が回路停止状態になると、トランジスタ16はON状態
に、トランジスタ18はOFF状態になり、トランジスタ
16,17のみにより電源電圧2に電源電圧を供給する
ようになる。
ンジスタ16はOFF状態、トランジスタ18はON状態と
し、論理回路2に電源電圧を供給する。ただし、トラン
ジスタ18は十分にトランジスタのオン抵抗が小さいも
のを用いて、論理回路2に与える電圧をオン抵抗の効果
により低下しないようにする。そして、半導体集積回路
1が回路停止状態になると、トランジスタ16はON状態
に、トランジスタ18はOFF状態になり、トランジスタ
16,17のみにより電源電圧2に電源電圧を供給する
ようになる。
【0027】ただし、トランジスタ16は十分にトラン
ジスタのオン抵抗が小さいものを用いて、論理回路2に
与える電圧をオン抵抗の効果により低下しないようにす
る。このときトランジスタ17はVdsが閾値よりも大き
いときは、ON状態であり、電流をソース側からドレイン
側に供給する。しかし、Vdsが閾値電圧まで小さくなる
とOFF状態となる。この特性のため、トランジスタ17
のVdsはトランジスタ17の閾値電圧に固定される。こ
のトランジスタ17を外部電源4と論理回路2の電源電
圧の間に数個直列に作成する。
ジスタのオン抵抗が小さいものを用いて、論理回路2に
与える電圧をオン抵抗の効果により低下しないようにす
る。このときトランジスタ17はVdsが閾値よりも大き
いときは、ON状態であり、電流をソース側からドレイン
側に供給する。しかし、Vdsが閾値電圧まで小さくなる
とOFF状態となる。この特性のため、トランジスタ17
のVdsはトランジスタ17の閾値電圧に固定される。こ
のトランジスタ17を外部電源4と論理回路2の電源電
圧の間に数個直列に作成する。
【0028】これにより、論理回路2に供給される電源
電圧を(トランジスタ17の閾値)×(トランジスタ1
7の直列個数)だけ電圧を降下することができる。従っ
て、トランジスタ17の閾値および、トランジスタ17
の直列に作成する個数を任意に選択することにより、論
理回路2に供給する電源電圧を任意に設定できる。
電圧を(トランジスタ17の閾値)×(トランジスタ1
7の直列個数)だけ電圧を降下することができる。従っ
て、トランジスタ17の閾値および、トランジスタ17
の直列に作成する個数を任意に選択することにより、論
理回路2に供給する電源電圧を任意に設定できる。
【0029】具体的に説明すると、半導体集積回路1へ
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路2で、オフリーク電流が10μA発生するとする。
このオフリーク電流を1/10の1μAに抑制したい場
合、論理回路2に供給する電源電圧を2.5ボルトの20
%である0.5ボルトにすれば良い。従って、電源電圧供
給トランジスタ17の閾値と、直列に作成する個数を選
択し、トランジスタ17による電源電圧降下分を2.0ボ
ルトになるようにする。図4にこの動作のタイミングチ
ャートを示す。
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路2で、オフリーク電流が10μA発生するとする。
このオフリーク電流を1/10の1μAに抑制したい場
合、論理回路2に供給する電源電圧を2.5ボルトの20
%である0.5ボルトにすれば良い。従って、電源電圧供
給トランジスタ17の閾値と、直列に作成する個数を選
択し、トランジスタ17による電源電圧降下分を2.0ボ
ルトになるようにする。図4にこの動作のタイミングチ
ャートを示す。
【0030】以上の動作により、論理回路2のオフリー
ク電流を約一桁も抑制することが出来る。今回の説明
は、論理回路2で行ったが記憶回路3においても電源電
圧制御方法は同様である。
ク電流を約一桁も抑制することが出来る。今回の説明
は、論理回路2で行ったが記憶回路3においても電源電
圧制御方法は同様である。
【0031】(実施例2)電源電圧制御回路14の別の
構成を図5に示す。20は回路停止状態時における電源
電圧制御回路内の電源電圧供給トランジスタである。こ
れは、常にOFF状態のトランジスタである。また、トラ
ンジスタ17は図3で説明したものと同じ動作を行い、
回路通常動作状態にはON状態で論理回路2に電源電圧を
供給し、回路停止状態にはOFF状態となる。
構成を図5に示す。20は回路停止状態時における電源
電圧制御回路内の電源電圧供給トランジスタである。こ
れは、常にOFF状態のトランジスタである。また、トラ
ンジスタ17は図3で説明したものと同じ動作を行い、
回路通常動作状態にはON状態で論理回路2に電源電圧を
供給し、回路停止状態にはOFF状態となる。
【0032】さらに詳しく説明すると、外部電源4から
内部回路2へ電源電圧を供給する配線に、ゲートとソー
スを電気的に接続したPchトランジスタ20を作成し、
トランジスタ20のソースを外部電源4の側に接続し、
トランジスタ20のドレインを内部回路2の側に接続
し、トランジスタ20のゲートサイズおよび閾値電圧を
変えて作成することにより内部回路2の停止状態の電源
電圧を設定している。
内部回路2へ電源電圧を供給する配線に、ゲートとソー
スを電気的に接続したPchトランジスタ20を作成し、
トランジスタ20のソースを外部電源4の側に接続し、
トランジスタ20のドレインを内部回路2の側に接続
し、トランジスタ20のゲートサイズおよび閾値電圧を
変えて作成することにより内部回路2の停止状態の電源
電圧を設定している。
【0033】具体的に説明すると、半導体集積回路1へ
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路2で、オフリーク電流が10μA発生するとする。
このオフリーク電流を1/10の1μAに抑制したい場
合、論理回路2に供給する電源電圧を2.5ボルトの20
%である0.5ボルトにすれば良い。そのとき、電源電圧
供給トランジスタ20のVdsは2.0ボルトとなる。このと
き、論理回路2で生じるオフリーク電流1μAを供給す
れば良いので、Vds=2.0ボルトの時オフリーク電流が1μ
Aになるように、トランジスタ20のトランジスタサイ
ズおよび閾値電圧を決める。ただしこのとき、トランジ
スタ18で生じるオフリーク電流を考慮する必要があ
る。以上の動作により、論理回路2のオフリーク電流を
約一桁抑制することが出来る。
供給される電圧を2.5ボルトとする。回路停止状態に論
理回路2で、オフリーク電流が10μA発生するとする。
このオフリーク電流を1/10の1μAに抑制したい場
合、論理回路2に供給する電源電圧を2.5ボルトの20
%である0.5ボルトにすれば良い。そのとき、電源電圧
供給トランジスタ20のVdsは2.0ボルトとなる。このと
き、論理回路2で生じるオフリーク電流1μAを供給す
れば良いので、Vds=2.0ボルトの時オフリーク電流が1μ
Aになるように、トランジスタ20のトランジスタサイ
ズおよび閾値電圧を決める。ただしこのとき、トランジ
スタ18で生じるオフリーク電流を考慮する必要があ
る。以上の動作により、論理回路2のオフリーク電流を
約一桁抑制することが出来る。
【0034】(実施の形態2)図6と図7は本発明の
(実施の形態2)の半導体集積回路を示す。(実施の形
態1)の(実施例1)(実施例2)では、内部回路の論
理回路2と記憶回路3の電源電圧は同じであったが、こ
の(実施の形態2)では論理回路2と記憶回路3の電源
電圧を異電位にしている。
(実施の形態2)の半導体集積回路を示す。(実施の形
態1)の(実施例1)(実施例2)では、内部回路の論
理回路2と記憶回路3の電源電圧は同じであったが、こ
の(実施の形態2)では論理回路2と記憶回路3の電源
電圧を異電位にしている。
【0035】21は電源電圧制御回路14から論理回路
2への電源供給配線、22は電源電圧制御回路14から
記憶回路3への電源供給配線、23は論理回路2から記
憶回路3へ信号を伝える配線10上に作成したラッチ回
路である。
2への電源供給配線、22は電源電圧制御回路14から
記憶回路3への電源供給配線、23は論理回路2から記
憶回路3へ信号を伝える配線10上に作成したラッチ回
路である。
【0036】これは図1の電源供給配線配線15が、電
源供給配線21と電源供給配線22に置き換わった構造
になっている。この構造を取ることにより、電源電圧回
路14において異なった電圧を発生し、論理回路2と記
憶回路3へ異なった電源電圧を供給することが出来る。
源供給配線21と電源供給配線22に置き換わった構造
になっている。この構造を取ることにより、電源電圧回
路14において異なった電圧を発生し、論理回路2と記
憶回路3へ異なった電源電圧を供給することが出来る。
【0037】半導体集積回路1が回路停止状態におい
て、記憶回路3の電源電圧を下げ、論理回路2の電圧を
0ボルトにする。記憶回路3の電源電圧下げ幅について
は、上記(実施の形態1)と同じである。記憶回路3の
電源電圧を下げることにより、上記(実施の形態1)と
同じ効果がある。
て、記憶回路3の電源電圧を下げ、論理回路2の電圧を
0ボルトにする。記憶回路3の電源電圧下げ幅について
は、上記(実施の形態1)と同じである。記憶回路3の
電源電圧を下げることにより、上記(実施の形態1)と
同じ効果がある。
【0038】次に、論理回路2の電圧を0ボルトにする
ことにより、論理回路2で発生するオフリーク電流は無
くなる。これにより、上記(実施の形態1)以上に、オ
フリーク電流低減の効果がある。
ことにより、論理回路2で発生するオフリーク電流は無
くなる。これにより、上記(実施の形態1)以上に、オ
フリーク電流低減の効果がある。
【0039】論理回路2の電源を落とすと、論理回路2
から記憶回路3に伝わる信号が不安定になり、記憶回路
3でトランジスタの貫通電流が流れ、回路誤動作を起こ
してしまう。そこで、図7(a)に示すクロックドイン
バータで構成したラッチ回路23を、論理回路2と記憶
回路3の信号伝達配線10に挿入することにより、記憶
回路でのトランジスタの貫通電流や回路誤動作を防ぐこ
とができる。
から記憶回路3に伝わる信号が不安定になり、記憶回路
3でトランジスタの貫通電流が流れ、回路誤動作を起こ
してしまう。そこで、図7(a)に示すクロックドイン
バータで構成したラッチ回路23を、論理回路2と記憶
回路3の信号伝達配線10に挿入することにより、記憶
回路でのトランジスタの貫通電流や回路誤動作を防ぐこ
とができる。
【0040】図7において、24はインバータ、25は
クロックドインバータ、26はクロックドインバータ2
5の制御クロック端子である。このクロックドインバー
タ25は、入出力を図7(b)に示すように27,28
とした場合、その構成は図7(c)に示すように表すこ
とができ、29はクロックドインバータ25の電源、3
0はクロックドインバータ25のグランドである。
クロックドインバータ、26はクロックドインバータ2
5の制御クロック端子である。このクロックドインバー
タ25は、入出力を図7(b)に示すように27,28
とした場合、その構成は図7(c)に示すように表すこ
とができ、29はクロックドインバータ25の電源、3
0はクロックドインバータ25のグランドである。
【0041】このラッチ回路23の制御は、電源電圧制
御回路14で行う。つまり、電源電圧制御回路14で発
生した信号をクロックドインバータ制御クロック端子に
与える。このクロックドインバータにより構成したラッ
チ回路23は既知の回路技術であり、容易に実現でき
る。
御回路14で行う。つまり、電源電圧制御回路14で発
生した信号をクロックドインバータ制御クロック端子に
与える。このクロックドインバータにより構成したラッ
チ回路23は既知の回路技術であり、容易に実現でき
る。
【0042】また、論理回路2から、半導体集積回路1
内の記憶回路3とは別の回路へ信号を伝達する配線にお
いても、このクロックドインバータにより構成したラッ
チ回路23を用いれば、半導体集積回路1内の記憶回路
3とは別の回路においても、トランジスタの貫通電流や
回路誤動作を防ぐことができる。
内の記憶回路3とは別の回路へ信号を伝達する配線にお
いても、このクロックドインバータにより構成したラッ
チ回路23を用いれば、半導体集積回路1内の記憶回路
3とは別の回路においても、トランジスタの貫通電流や
回路誤動作を防ぐことができる。
【0043】ここでは半導体集積回路1内の誤動作を防
ぐため、クロックドインバータで構成したラッチ回路を
紹介したが、これは一例であり本発明はこれに限ったも
のではなく、他のラッチ回路を用いても構わない。
ぐため、クロックドインバータで構成したラッチ回路を
紹介したが、これは一例であり本発明はこれに限ったも
のではなく、他のラッチ回路を用いても構わない。
【0044】以上の構成によりオフリーク電流を約一桁
低減した半導体集積回路が実現できる。
低減した半導体集積回路が実現できる。
【0045】
【発明の効果】以上のように本発明によると、外部電源
から半導体集積回路の内部回路への給電経路に、前記内
部回路の動作状態と停止状態に応じて印加電圧を変更す
る電源電圧制御回路を介装したため、オフリーク電流を
低減するのに効果的な電源電圧に半導体集積回路の前記
内部回路を任意に設定することができる。
から半導体集積回路の内部回路への給電経路に、前記内
部回路の動作状態と停止状態に応じて印加電圧を変更す
る電源電圧制御回路を介装したため、オフリーク電流を
低減するのに効果的な電源電圧に半導体集積回路の前記
内部回路を任意に設定することができる。
【0046】それにより、オフリーク電流を約一桁低減
することができる。また電源電圧制御に関しても、外部
電源から前記内部回路へ電源電圧を供給する配線に、ゲ
ートとドレインを電気的に接続したPchトランジスタを
作成し、前記トランジスタのソースを前記外部電源側に
接続し、前記トランジスタのドレインを前記内部回路の
電源電圧側に接続し、前記トランジスタの閾値電圧をイ
オン注入条件により任意に選択し、前記トランジスタを
前記外部電源と前記内部回路の電源電圧間に任意の個数
直列に作成することにより前記内部回路の停止状態の電
源電圧を設定するように構成したり、別の構成例として
は、前記外部電源から前記内部回路へ電源電圧を供給す
る配線に、ゲートとソースを電気的に接続したPchトラ
ンジスタを作成し、前記トランジスタのソースを前記外
部電源側に接続し、前記トランジスタのドレインを前記
内部回路の電源電圧側に接続し、前記トランジスタのゲ
ートサイズおよび閾値電圧を変えて作成することにより
前記内部回路の停止状態の電源電圧を設定するような、
簡単な回路を用いることにより実現でき、集積回路にと
って、面積の増加はほとんどない、優れた半導体集積回
路を実現できるものである。
することができる。また電源電圧制御に関しても、外部
電源から前記内部回路へ電源電圧を供給する配線に、ゲ
ートとドレインを電気的に接続したPchトランジスタを
作成し、前記トランジスタのソースを前記外部電源側に
接続し、前記トランジスタのドレインを前記内部回路の
電源電圧側に接続し、前記トランジスタの閾値電圧をイ
オン注入条件により任意に選択し、前記トランジスタを
前記外部電源と前記内部回路の電源電圧間に任意の個数
直列に作成することにより前記内部回路の停止状態の電
源電圧を設定するように構成したり、別の構成例として
は、前記外部電源から前記内部回路へ電源電圧を供給す
る配線に、ゲートとソースを電気的に接続したPchトラ
ンジスタを作成し、前記トランジスタのソースを前記外
部電源側に接続し、前記トランジスタのドレインを前記
内部回路の電源電圧側に接続し、前記トランジスタのゲ
ートサイズおよび閾値電圧を変えて作成することにより
前記内部回路の停止状態の電源電圧を設定するような、
簡単な回路を用いることにより実現でき、集積回路にと
って、面積の増加はほとんどない、優れた半導体集積回
路を実現できるものである。
【図1】本発明の(実施の形態1)の半導体集積回路の
構成図
構成図
【図2】同実施の形態のオフリーク電流のVds依存性
(実測値)の測定結果図
(実測値)の測定結果図
【図3】同実施の形態の電源電圧制御回路の構成図
【図4】図3の電源電圧制御タイミングチャート図
【図5】同実施の形態の電源電圧制御回路の別の構成図
【図6】本発明の(実施の形態2)の半導体集積回路の
構成図
構成図
【図7】同実施の形態のクロックドインバータにより構
成したラッチ回路の構成図
成したラッチ回路の構成図
【図8】従来の半導体集積回路の構成図
1 半導体集積回路 2 論理回路 3 記憶回路 4 外部電源電圧 5 電源供給配線 6 外部グランド 7 グランド供給配線 8 論理回路の信号出力部 9 記憶回路の信号入力部 10 論理回路から記憶回路へ信号を伝える配線 11 記憶回路の信号出力部 12 論理回路の信号入力部 13 記憶回路から論理回路へ信号を伝える配線 14 電源電圧制御回路 15 電源電圧制御回路で発生した電圧を、論理回路、
記憶回路に供給する配線 16 回路停止状態の電源電圧供給制御トランジスタ 17 回路停止状態の電源電圧供給トランジスタ 18 通常動作状態の電源電圧供給トランジスタ 19 論理回路2への電源電圧供給配線 20 回路停止状態の電源電圧供給トランジスタ 21 電源電圧制御回路で発生した電圧を論理回路にの
みに供給する配線 22 電源電圧制御回路で発生した電圧を記憶回路にの
みに供給する配線 23 ラッチ回路 24 インバータ 25 クロックドインバータ 26 クロックドインバータの制御クロック端子 27 クロックドインバータの入力 28 クロックドインバータの出力 29 クロックドインバータの電源 30 クロックドインバータのグランド
記憶回路に供給する配線 16 回路停止状態の電源電圧供給制御トランジスタ 17 回路停止状態の電源電圧供給トランジスタ 18 通常動作状態の電源電圧供給トランジスタ 19 論理回路2への電源電圧供給配線 20 回路停止状態の電源電圧供給トランジスタ 21 電源電圧制御回路で発生した電圧を論理回路にの
みに供給する配線 22 電源電圧制御回路で発生した電圧を記憶回路にの
みに供給する配線 23 ラッチ回路 24 インバータ 25 クロックドインバータ 26 クロックドインバータの制御クロック端子 27 クロックドインバータの入力 28 クロックドインバータの出力 29 クロックドインバータの電源 30 クロックドインバータのグランド
Claims (7)
- 【請求項1】外部電源から半導体集積回路の内部回路へ
の給電経路に、前記内部回路の動作状態と停止状態に応
じて印加電圧を変更する電源電圧制御回路を介装した半
導体集積回路。 - 【請求項2】電源電圧制御回路を、 外部電源から前記内部回路へ電源電圧を供給する配線
に、ゲートとドレインを電気的に接続したPchトランジ
スタを作成し、前記トランジスタのソースを前記外部電
源側に接続し、前記トランジスタのドレインを前記内部
回路の電源電圧側に接続し、前記トランジスタの閾値電
圧をイオン注入条件により任意に選択し、前記トランジ
スタを前記外部電源と前記内部回路の電源電圧間に任意
の個数直列に作成することにより前記内部回路の停止状
態の電源電圧を設定して構成した請求項1記載の半導体
集積回路。 - 【請求項3】電源電圧制御回路を、 前記外部電源から前記内部回路へ電源電圧を供給する配
線に、ゲートとソースを電気的に接続したPchトランジ
スタを作成し、前記トランジスタのソースを前記外部電
源側に接続し、前記トランジスタのドレインを前記内部
回路の電源電圧側に接続し、前記トランジスタのゲート
サイズおよび閾値電圧を変えて作成することにより前記
内部回路の停止状態の電源電圧を設定して構成した請求
項1記載の半導体集積回路。 - 【請求項4】前記内部回路内の論理回路と記憶回路の電
源を分離し、分離したそれぞれの電源電圧を異電位にす
る前記電源電圧制御回路を備えた請求項2または請求項
3記載の半導体集積回路。 - 【請求項5】前記内部回路内の論理回路と記憶回路の電
源を分離し、分離したそれぞれの電源電圧を異電位と
し、回路動作停止状態に前記論理回路の電源電圧を0ボ
ルトにする前記電源電圧制御回路を備えた請求項2また
は請求項3記載の半導体集積回路。 - 【請求項6】前記論理回路から前記記憶回路へ信号を伝
える配線に、信号ラッチ回路を介装した請求項4または
請求項5記載の半導体集積回路。 - 【請求項7】前記ラッチ回路を、クロックドインバータ
で構成した請求項6記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000090004A JP2001284530A (ja) | 2000-03-29 | 2000-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000090004A JP2001284530A (ja) | 2000-03-29 | 2000-03-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001284530A true JP2001284530A (ja) | 2001-10-12 |
Family
ID=18605678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000090004A Pending JP2001284530A (ja) | 2000-03-29 | 2000-03-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001284530A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005285895A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 半導体回路装置 |
WO2009063584A1 (ja) * | 2007-11-13 | 2009-05-22 | Panasonic Corporation | プログラマブルデバイス、デバイス制御方法及び情報処理システム |
US7608942B2 (en) | 2003-01-17 | 2009-10-27 | Freescale Semiconductor, Inc. | Power management system |
US7639068B2 (en) | 2001-11-30 | 2009-12-29 | Renesas Technology Corp. | Voltage supply with low power and leakage current |
US8164378B2 (en) | 2008-05-06 | 2012-04-24 | Freescale Semiconductor, Inc. | Device and technique for transistor well biasing |
JP2013179660A (ja) * | 2004-02-19 | 2013-09-09 | Mosaid Technologies Inc | 低漏出のデータ保持回路を有する集積回路およびその方法 |
US8854077B2 (en) | 2004-02-19 | 2014-10-07 | Conversant Intellectual Property Management Inc. | Low leakage and data retention circuitry |
-
2000
- 2000-03-29 JP JP2000090004A patent/JP2001284530A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7639068B2 (en) | 2001-11-30 | 2009-12-29 | Renesas Technology Corp. | Voltage supply with low power and leakage current |
US7990208B2 (en) | 2001-11-30 | 2011-08-02 | Renesas Electronics Corporation | Voltage supply with low power and leakage current |
US7608942B2 (en) | 2003-01-17 | 2009-10-27 | Freescale Semiconductor, Inc. | Power management system |
JP2013179660A (ja) * | 2004-02-19 | 2013-09-09 | Mosaid Technologies Inc | 低漏出のデータ保持回路を有する集積回路およびその方法 |
US8854077B2 (en) | 2004-02-19 | 2014-10-07 | Conversant Intellectual Property Management Inc. | Low leakage and data retention circuitry |
JP2005285895A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 半導体回路装置 |
JP4549711B2 (ja) * | 2004-03-29 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
WO2009063584A1 (ja) * | 2007-11-13 | 2009-05-22 | Panasonic Corporation | プログラマブルデバイス、デバイス制御方法及び情報処理システム |
US7863930B2 (en) | 2007-11-13 | 2011-01-04 | Panasonic Corporation | Programmable device, control method of device and information processing system |
JP5204123B2 (ja) * | 2007-11-13 | 2013-06-05 | パナソニック株式会社 | プログラマブルデバイス、デバイス制御方法及び情報処理システム |
US8164378B2 (en) | 2008-05-06 | 2012-04-24 | Freescale Semiconductor, Inc. | Device and technique for transistor well biasing |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7830203B2 (en) | System-on-a-chip and power gating circuit thereof | |
KR100297139B1 (ko) | 반도체 집적회로 | |
JP2007150761A (ja) | 半導体集積回路及びリーク電流低減方法 | |
US6850103B2 (en) | Low leakage single-step latch circuit | |
US7605636B2 (en) | Power gating structure, semiconductor including the same and method of controlling a power gating | |
US6437627B1 (en) | High voltage level shifter for switching high voltage in non-volatile memory intergrated circuits | |
KR100247256B1 (ko) | 반도체 집적회로 장치 | |
US7908499B2 (en) | Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines | |
KR100734328B1 (ko) | 파워 게이팅 트랜지스터 스위치의 레이 아웃 구조 및 레이아웃 방법 | |
US8456140B2 (en) | Power control apparatus and method for controlling a supply voltage for an associated circuit | |
KR100294695B1 (ko) | 저전력씨모스회로 | |
US20020190752A1 (en) | High speed semiconductor circuit having low power consumption | |
US6518826B2 (en) | Method and apparatus for dynamic leakage control | |
US6925026B2 (en) | Semiconductor device adapted for power shutdown and power resumption | |
JP3686174B2 (ja) | 半導体集積回路装置 | |
US8723592B2 (en) | Adjustable body bias circuit | |
JPH08321763A (ja) | 電力制御機能を有する論理回路 | |
JP2001284530A (ja) | 半導体集積回路 | |
US7276953B1 (en) | Level shifting input buffer circuit | |
JP4463946B2 (ja) | 低消費電力回路 | |
US20230147226A1 (en) | Size setting method for power switch transistor and system thereof | |
US7917776B2 (en) | System-on-chip including deepstop mode to reduce total leakage current and method thereof | |
JPH07131323A (ja) | スタンバイ電流が小さな半導体集積回路 | |
US20050146228A1 (en) | Switch structure for reduced voltage fluctuation in power domains and sub-domains | |
KR100551143B1 (ko) | 누설 전류를 감소시키는 회로, 장치 및 방법 |