KR100294695B1 - 저전력씨모스회로 - Google Patents

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Abstract

스텐바이 모드시 파워소모를 최소로 할 수 있는 저전력 씨모스 회로를 제공하기 위한 것으로, 이와 같은 저전력 씨모스 회로는 씨모스 소자를 구비하는 회로에서 스텐바이 모드시 공급전압과 접지전압에 연결된 트랜지스터는 백바이어스 전압에 대한 의존성이 다른 트랜지스터로 구성되는 데 이때 공급전압과 연결되는 피모스 트랜지스터와 접지전압에 연결된 앤모스 트랜지스터는 감마팩터를 크게하여 구성하는 것을 특징으로 한다.

Description

저전력 씨모스 회로{LOW POWER CMOS CIRCUIT}
본 발명은 씨모스 회로에 대한 것으로 특히, 저전력 동작을 하면서 스텐바이 시 소모전력을 줄이기에 적당한 저전력 씨모스 회로에 관한 것이다.
일반적으로 소자의 크기는 속도의 개선을 위해서 스케일(scale) 다운되고 있으며 최근 밧데리로 동작하는 포터블(portable) 시스템에서는 저전력과 고성능을 동시에 필요로 한다. 열 방출 관점에서 볼 때 성능 중시형인 메인프레임(mainframe)에서도 저전력 설계가 점점 중요시 되고 있다.
인버터의 게이트 딜레이(τpd)는 다음과 같은 식으로 나타낼 수 있다.
(CL:로드 캐패시턴스, Vdd: 공급전압, Ion:모스펫의 세츄레이션 전류)
그리고 시스템 전력(P)은 다음과 같이 나타낼 수 있다.
a·f·{C_L}·{V_dd sup2}+I_{off}·Vdd+I_sc·{f·V_dd}
여기서 a·f·CL·Vdd 2는 액티브 파워로써 a는 액티비티 펙터이고, f는 클럭주파수이다. 그리고 Ioff·Vdd는 스텐바이 파워로 Ioff에 의해 소모되는 파워이다. 마지막으로 Isc·f·Vdd는 숏 회로 전류에 의한 파워로 인버터 게이트에서 피모스와 앤모스가 동시에 온되어 흐르는 전류로 일반적으로 저전압의 Vdd에서 무시될 수 있다.
상기 식 2에서 볼수 있듯이 공급전압(Vdd)을 줄이는 것이 전력을 줄이는 가장 효율적인 방법이다. 그러나 파워를 줄이기 위해서 공급전압을 낮추면 속도가 저하되고 이것을 보상하기 위해서 문턱전압도 낮추게 된다. 이것은 서브스레스홀드 리퀴지 커런트(subthreshold leakage current) 증가에 의한 스텐-바이 파워(stand-by power)의 증가를 초래하게 된다. 이 스텐-바이 파워를 줄이기 위한 방법으로는 소자 공정기술과 회로기술을 개선하는 방법이 있다.
이때 사용되는 회로로는 서브스래스 홀드 커런트 리덕션(SubthresholdCurrent Reduction)회로와 MTCMOS회로와 웰 바이어싱(well biasing)회로등이 있다.
첨부 도면을 참조하여 종래 씨모스 회로에 대하여 설명하면 다음과 같다.
우선 종래 MTCMOS회로는 도 1에 도시한 바와 같이 높은 문턱전압을 갖는 트랜지스터와 낮은 문턱전압을 갖는 트랜지스터로 나누어서 구성된다. 이때 높은 문턱전압을 갖는 트랜지스터는 제 1 피모스 트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)가 있다.
여기서 제 1 피모스 트랜지스터(PM1)의 일단에는 공급전압(VDD)이 걸리고, 타단은 가상(virtual) 공급전압라인(VDDV)과 연결되며 게이트단은 스텐바이 신호(S1)가 인가된다.
그리고 제 1 앤모스 트랜지스터(NM1)는 일단에 접지전압이 연결되고 타단은 가상 접지전압라인(GNDV)과 연결되며 게이트단은 역스텐바이 신호(S2)가 연결된다.
그리고 가상 공급전압라인(VDDV)과 가상 접지전압라인(GNDV)의 사이에 낮은 문턱전압 트랜지스터가 형성되어 있다. 이때 낮은 문턱전압을 갖는 트랜지스터는 가상공급전압라인에 일단이 공통연결되며 서로 다른 신호를 받아서 동작하도록 병렬연결되어 있는 제 2, 제 3 피모스 트랜지스터(PM2,PM3)와 상기 제 2, 제 3 피모스 트랜지스터(PM2,PM3)의 공통타단과 가상접지전압라인의 사이에 서로다른 신호를 받아동작하는 제 2, 제 3 앤모스 트랜지스터(NM2,NM3)로 구성된다.
이와 같은 MTCMOS 회로의 동작모드에서는 스텐바이 신호(S1)로 '로우'를 역스텐바이 신호(S2)로 '하이'를 인가한다. 이에 따라서 제 1 피모스 트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)는 턴온되며 가상공급전압라인과가상접지전압라인은 실제 파워라인으로 작동하게 되고 회로의 저항은 줄어들게 된다.
이에 반해 스텐바이 모드에서는 스텐바이 신호(S1)로 '하이'를 그리고 역스텐바이 신호(S2)로 '로우'를 인가하면 높은 문턱전압을 갖는 제 1 피모스 트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)가 턴오프가 된다. 이에 따라서 가상 공급전압라인(VDDV)과 가상 접지전압라인(GNDV)을 플로팅되어 공급전압과 접지전압으로 사용하여 구동하고 누설전류가 흐르지 않게 된다.
그리고 상기와 같은 MTCMOS 회로가 동작할 때의 속도와 스텐바이 모드에서의 파워 소모는 높은 문턱전압을 갖는 제 1 피모스 트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)의 폭과 구동능력에 따라서 달라진다.
다음에 웰 바이어싱(well biasing) 회로는 도 2에 도시한 바와 같이 낮은 문턱전압을 갖는 트랜지스터로 구성되었는데 공급전압(VDD)과 접지전압(VSS) 사이에 같은 신호를 받아 동작하도록 제 4 피모스트랜지스터(PM4)와 제 4 앤모스트랜지스터(NM4)가 직렬연결되어 있다. 그리고 스텐바이 모드 시에 제 4 피모스 트랜지스터(PM4)와 제 4 앤모스 트랜지스터(NM4)의 각 웰(well)에 백바이어스전압(Vbs)이 인가되도록 구성되어 있다.
상기와 같이 구성된 웰 바이어싱 회로는 스텐바이 모드시 웰에 백바이어스 전압을 인가하여 문턱전압을 증가시켜서 스텐바이 파워를 줄이게 된다.
상기와 같은 종래 저전력 씨모스 회로는 다음과 같은 문제가 있다.
첫째, MTCMOS 회로에서는 문턱전압이 높은 제 1 피모스 트랜지스터와 제 2 피모스 트랜지스터 때문에 동작 루트(route)가 복잡해지고, 칩의 면적이 증가하게 되며 또한 스텐바이 모드시에 데이터를 보전할 수가 없게 된다.
둘째, 웰 바이어싱 회로는 숏채널 소자에서 백바이어스가 인가될 때 문턱전압이 얼마나 증가하는 가를 나타내는 계수가 되는 감마 팩터(Gamma factor)가 작아져서 제 4 앤모스 트랜지스터의 경우에는 -2V의 백바이어스를 인가해도 문턱전압이 0.1V 밖에 증가하지 않기 때문에 스텐바이 모드시에 파워 소모를 줄이는 데 한계가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 스텐바이 모드시 파워소모를 최소로 할 수 있는 저전력 씨모스 회로를 제공하는 데 그 목적이 있다.
도 1은 종래 MTCMOS회로의 구성도를 나타낸 도면
도 2는 종래 웰 바이어싱회로의 구성을 나타낸 도면
도 3은 본 발명이 적용된 씨모스 인버터회로의 구성을 나타낸 도면
도 4는 본 발명이 적용된 낸드회로의 구성을 나타낸 도면
도 5는 본 발명이 적용된 노아회로의 구성을 나타낸 도면
도 6은 본 발명이 적용된 MTCMOS회로의 구성을 나타낸 도면
상기와 같은 목적을 달성하기 위한 본 발명 저전력 씨모스 회로는 씨모스 소자를 구비하는 회로에서 스텐바이 모드시 백바이어스 전압을 인가할 때 공급전압에 연결되는 피모스 트랜지스터와 접지전압에 연결되는 앤모스 트랜지스터의 감마팩터를 크게 구성하는 것을 특징으로 한다.
첨부 도면을 참조하여 본 발명 저전력 씨모스 회로에 대하여 설명하면 다음과 같다.
본 발명은 백바이어스 전압이 인가되지 않을 경우에는 문턱전압이 같고 백바이어스 전압이 인가될 경우에는 문턱전압이 서로 다르게 되든지 크게 되도록 하기위해서 감마팩터(γ)가 다른 트랜지스터를 사용하여 구성하는 것에 대한 것이다.
이와 같은 본 발명의 개념을 여러 가지 회로에 적용한 경우에 대하여 첨부 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명이 적용된 씨모스 인버터회로의 구성을 나타낸 도면이고, 도 4는 본 발명이 적용된 낸드회로의 구성을 나타낸 도면이고, 도 5는 본 발명이 적용된 노아회로의 구성을 나타낸 도면이며, 도 6은 본 발명이 적용된 MTCMOS회로의 구성을 나타낸 도면이다.
먼저 도 3에 도시한 바와 같이 씨모스 인버터 회로는 공급전압(VDD)과 접지전압(VSS)의 사이에 제 1 피모스트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)가 직렬로 연결되어있다. 이때 각 제 1 피모스 트랜지스터(PM1)과 제 1 앤모스 트랜지스터(NM1)의 각 웰에 백바이어스 전압(Vbs)이 인가될 때 낮은 문턱전압을 갖고 하이(High) 감마팩터(γ)를 갖도록 구성한다.
다음에 도 4에 도시한 바와 같이 낸드(NAND)회로의 경우는 공급전압(VDD)과 접지전압(VSS)사이에 제 2, 제 3 피모스 트랜지스터(PM2,PM3)와 제 2, 제 3 앤모스 트랜지스터(NM2,NM3)가 직렬연결된다.
여기서 제 2, 제 3 피모스 트랜지스터는 일단이 공급단에 공통으로 연결되어 있고 타단은 제 2 앤모스 트랜지스터(NM2)와 공통으로 연결되어있다. 그리고 제 2 앤모스 트랜지스터(NM2)은 일단이 접지전압에 연결된 제 3 앤모스 트랜지스터(NM3)와 직렬연결 되어 있다. 이때 제 2 피모스 트랜지스터와 제 3 앤모스 트랜지스터가 같은 입력신호(S2)를 받아 동작하고, 제 3 피모스 트랜지스터와 제 3 앤모스 트랜지스터가 같은 입력신호(S3)를 받아 동작한다.
상기와 같이 구성된 낸드회로는 스텐바이 모드시 웰에 백바이어스 전압(Vbs)이 인가될 때 모두 낮은 문턱전압을 갖고 있으며, 공급전압과 연결된 제 2, 제 3 피모스 트랜지스터(PM2,PM3)와 접지전압과 연결되어 있는 제 3 앤모스 트랜지스터(NM3)는 하이(High) 감마팩터(γ)를 갖도록 구성되어 있다. 이외에 제 2 앤모스 트랜지스터는 로우(Low) 감마팩터(γ)를 갖도록 구성되어 있다.
다음으로 도 5에 도시한 바와 같이 본 발명의 개념을 노아(NOR)회로에 적용할 경우에 대하여 설명하면 다음과 같다.
도 5의 노아회로는 공급전압과 접지전압 사이에 제 4, 제 5 피모스 트랜지스터(PM4,PM5)와 제4, 제 5 앤모스 트랜지스터(NM4,NM5)가 연결되어 있다.
이때 공급전압에 일단이 연결되어 있는 제 4 피모스 트랜지스터는 제 5 피모스 트랜지스터의 일단과 직렬연결되어 있고, 제 4, 제 5 앤모스 트랜지스터는 제 5 피모스 트랜지스터의 타단과 접지전압 사이에 병렬연결되어 있다. 여기서 제 4 피모스 트랜지스터와 제 4 앤모스 트랜지스터가 같은 입력신호(S4)를 받아서 동작하고 제 5 피모스 트랜지스터와 제 5 앤모스 트랜지스터가 같은 입력신호(S5)를 받아서 동작한다.
상기와 같이 구성된 노아회로는 모두 문턱전압이 낮도록 구성하였고 공급전압과 연결된 제 4 피모스 트랜지스터와 접지전압과 연결된 제 4, 제 5 앤모스 트랜지스터는 문턱전압이 낮고 하이(High) 감마팩터(γ)를 갖도록 구성하였다. 이외의 제 5 피모스 트랜지스터(PM5)는 로우(Low) 감마팩터(γ)를 갖도록 구성하였다.
다음으로 MTCMOS 회로에 본 발명을 적용하면 도 6에 도시한 바와 같이 높은 문턱전압을 갖는 트랜지스터와 낮은 문턱전압을 갖는 트랜지스터로 나누어서 구성된다. 이때 높은 문턱전압을 갖는 트랜지스터는 제 6 피모스 트랜지스터(PM6)와 제 6 앤모스 트랜지스터(NM6)가 있다.
여기서 제 6 피모스 트랜지스터(PM6)의 일단은 공급전압(VDD)과 연결되고, 타단은 가상(virtual) 공급전압라인(VDDV)과 연결되며 게이트단은 스텐바이 신호(S6)가 인가된다.
그리고 제 6 앤모스 트랜지스터(NM6)는 일단에 접지전압이 연결되고, 타단은 가상 접지전압라인(GNDV)과 연결되며 게이트단은 역스텐바이 신호(S7)가 연결된다.
그리고 가상 공급전압라인(VDDV)과 가상 접지전압라인(GNDV)의 사이에 낮은 문턱전압 트랜지스터가 형성되어 있다. 이때 낮은 문턱전압을 갖는 트랜지스터는 가상공급전압라인에 일단이 공통연결되며, 서로 다른 신호를 받아서 동작하도록 병렬연결되어 있는 제 7, 제 8 피모스 트랜지스터(PM7,PM8)와 상기 제 7, 제 8 피모스 트랜지스터(PM7,PM8)의 공통타단과 가상접지전압라인의 사이에 서로다른 신호를 받아동작하는 제 7, 제 8 앤모스 트랜지스터(NM7,NM8)로 구성된다.
상기와 같이 구성된 MTCMOS 회로는 스텐바이 모드시 높은 문턱전압을 갖는 제 6 피모스 트랜지스터(PM6)와 제 6 앤모스 트랜지스터(NM6)의 웰에 백바이어스 전압(Vbs)를 인가하여 하이(High) 감마팩터(γ)를 갖도록 구성하였다.
이외에 상기 제 7, 제 8 피모스 트랜지스터와 제 7, 제 8 앤모스 트랜지스터는 낮은 문턱전압을 갖도록 구성하였다.
상기와 같이 감마팩터가 다른 트랜지스터를 형성하기 위한 방법은 다음과 같은 것이 있다.
먼저 감마팩터를 작게하기 위해서는 트랜지스터를 제조할 때 할로(Halo) 이온주입을 하면 되고, 감마팩터를 크게 하기 위해서는 트랜지스터에 펀치 스루우 스톱 이온주입을 하면된다.
상기와 같이 구성된 각 회로의 동작을 설명하면 다음과 같다.
먼저 동작모드시에는 문턱전압이 낮기 때문에 각 트랜지스터의 턴온이 빨리되어서 동작 속도가 빨라지게 된다. 또한 동작시에 감마팩터가 낮은 트랜지스터는 백바이어스에 의한 문턱전압이 증가되지만 동작특성에는 큰 영향을 주지 못한다. 그리고 감마팩터가 높은 트랜지스터는 백바이어스 전압에 의한 영향을 받지않는다.
다음에 스텐바이 모드에서는 웰에 바이어스를 인가하면 감마팩터가 큰 트랜지스터의 문턱전압이 증가하게 되어 스텐바이 파워가 줄어들게 된다. 이와 같은 이유는 각 공급전압에 연결된 피모스 트랜지스터와 접지전압에 연결된 앤모스 트랜지스터의 감마팩터가 커서 스텐바이 모드시 백바이어스 전압을 인가할 때 트랜지스터가 쉽게 턴온되지 않기 때문이다.
이와 같이 스텐바이 모드시 스텐바이 파워는 감마팩터가 큰 트랜지스터에 의해 결정된다.
상기와 같은 본 발명 저전력 씨모스회로는 다음과 같은 효과가 있다.
감마팩터를 트랜지스터의 위치에 따라서 다르게 구성하므로 동작모드시에는백바이어스 전압에 의한 동작(Performance) 저하를 최소화할 수 있고, 스텐바이 모드시에는 백바이어스 전압 인가에 의한 문턱전압의 증가가 최대가 되도록 해서 서브 스래스 홀드 전류가 최소로 흐르도록 하여 스텐바이 파워를 줄일 수 있다.

Claims (8)

  1. 씨모스 소자를 구비하는 회로에서 스텐바이 모드시에 백바이어스 전압을 인가할 경우 공급전압단에 일단이 연결된 제 1 트랜지스터와 접지전압단에 일단이 연결된 제 2 트랜지스터만 문턱전압이 증가되는 즉, 튼 감마팩터를 갖는 것으로 구성하고, 상기 공급전압단과 상기 접지전압단에 일단이 연결되지 않은 다른 트랜지스터들은 작은 감마팩터를 갖는 것으로 구성하는 것을 특징으로 하는 저전력 씨모스 회로.
  2. 제 1 항에 있어서, 상기 씨모스 소자를 구비하는 회로로는 공급전압단과 접지전압단에 일단이 연결되어 스텐바이 모드시 백바이어스 전압을 인가함에 의해서 문턱전압의 증가를 보이는 상기 제 1, 제 2 트랜지스터를 포함하여 구성된 씨모스 인버터회로나 낸드회로나 노아회로나 MTCMOS회로를 포함함을 특징으로 하는 저전력 씨모스 회로.
  3. 제 1 항에 있어서, 상기 제 1 트랜지스터는 피모스 트랜지스터로 구성하고, 상기 제 2 트랜지스터는 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 저전력 씨모스 회로.
  4. 제 2 항에 있어서, 상기 씨모스 인버터회로와 낸드회로와 노아회로에 포함된상기 제 1, 제 2 트랜지스터는 문턱전압이 낮은 트랜지스터를 사용하여 구성하는 것을 특징으로 하는 저전력 씨모스 회로.
  5. 제 2 항에 있어서, 상기 MTCMOS회로는 공급전압단에 연결된 상기 제 1 트랜지스터와 접지전압단에 연결된 제 2 트랜지스터만 높은 문턱전압과 큰 감마팩터를 갖는 것으로 구성하고, 상기 공급전압단과 상기 접지전압단에 일단이 연결되지 않은 다른 트랜지스터들은 낮은 문턱전압을 갖는 것으로 구성하는 것을 더 포함함을 특징으로 하는 저전력 씨모스 회로.
  6. 낮은 문턱전압을 갖는 씨모스 소자를 구비하는 회로에서 스텐바이 모드시 백바이어스 전압을 인가할 때 공급전압에 일단이 연결된 피모스 트랜지스터와 접지전압에 일단이 연결된 앤모스 트랜지스터는 감마팩터가 큰 것으로 구성하고, 상기 공급전압과 상기 접지전압에 연결되지 않은 트랜지스터들을 감마팩터가 작은 것으로 구성하는 것을 특징으로 하는 저전력 씨모스 회로.
  7. 제 6 항에 있어서, 상기 낮은 문턱전압을 갖는 씨모스 소자를 구비하는 회로에는 공급전압단과 접지전압단에 일단이 연결되어 스텐바이 모드시 백바이어스 전압을 인가함에 의해서 문턱전압의 증가를 보이는 상기 피모스 트랜지스터와 상기 앤모스 트랜지스터를 포함하여 구성된 씨모스 인버터회로나 낸드회로나 노아회로를 포함하는 것을 특징으로 하는 저전력 씨모스 회로.
  8. MTCMOS회로에서 스텐바이 모드시 백바이어스 전압을 인가할 때 공급전압에 일단이 연결된 높은 문턱전압을 갖는 피모스 트랜지스터와 접지전압에 일단이 연결된 높은 문턱전압을 갖는 앤모스 트랜지스터만 감마팩터를 크게 구성하는 것을 특징으로 하는 저전력 씨모스 회로.
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