KR100691349B1 - 멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로 - Google Patents

멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로 Download PDF

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Abstract

고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템에 사용되는 차동 회로는 각각의 소스 전극이 공통 소스 노드에 전기적으로 연결되며, 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 제1 및 제2 NMOS 트랜지스터로 이루어지는 차동 스위칭 회로를 포함한다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디(body)는 소정의 전압 레벨로 바이어스 되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지한다. 상기 제1 및 제2 NMOS 트랜지스터는 저전원 전압용 NMOS 트랜지스터로 이루어진다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 상기 공통 소스 노드에 전기적으로 연결된다. 상기 공통 소스 노드와 실질적인 접지 전위를 가지는 제1 전원 전압 사이에는 전류원 회로가 전기적으로 연결된다. 저전원 전압용 NMOS 트랜지스터를 차동 회로의 차동 스위칭 트랜지스터로서 사용함으로써 고속 동작 속도를 얻음과 동시에 동작 신뢰성 문제를 해결할 수 있다.

Description

멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로 및 반도체 집적 회로{DIFFERENTIAL CIRCUIT, OUTPUT BUFFER CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT USED FOR MULTI-POWER SYSTEM}
도 1은 종래의 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 출력 버퍼 회로를 나타낸 블록도이다.
도 2는 종래의 고전원 전압용 게이트 산화막 트랜지스터를 사용하는 출력 버퍼 회로를 나타낸 블록도이다.
도 3은 본 발명의 일실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 5는 본 발명의 또 다른 실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 6은 도 3의 차동 회로의 차동 스위칭 NMOS 트랜지스터 NT31 (또는 NT32)과 전류원 NMOS 트랜지스터 NT33을 CMOS 공정으로 구현한 단면도를 나타낸다.
도 7은 도 3의 차동 회로를 출력 버퍼 회로로 사용한 경우의 각 노드의 시뮬레이션 벤치마크(simulation benchmark)를 표시한 회로도이다.
도 8은 도 7의 차동 스위칭 NMOS 트랜지스터의 게이트와 소스간 전압 Vgs를 나타낸 그래프이다.
도 9는 도 7의 차동 스위칭 NMOS 트랜지스터의 드레인과 소스간 전압 Vds를 나타낸 그래프이다.
도 10은 도 7의 차동 스위칭 NMOS 트랜지스터의 게이트와 드레인간 전압 Vgd을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
22 : P 웰(또는 바디) 24 : 디프 N 웰(deep N well)
26 : P 형 기판 100, 200 : 차동 스위칭 회로
110 : 제1 부하 회로 120 : 제2 부하 회로
140, 240 : 전류원
본 발명은 반도체 집적 회로에 관한 것으로, 더욱 상세하게는 멀티 파워 시스템에 적용할 수 있는 차동 회로, 출력 버퍼 회로 및 반도체 집적 회로에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 기술 발전에 따라 CMOS 회로에 사용되는 전원 전압이 감소되고 있다. 이로 인하여 종래의 CMOS 회로로는 출 력 버퍼(output buffer) 회로에 고전압 출력을 얻기가 점점 더 어려워지고 있다.
도 1은 종래의 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 출력 버퍼 회로를 나타낸다.
도 1을 참조하면, 종래의 출력 버퍼 회로는 저전원전압 VDDL-예를 들어 약 1.2 볼트-에 연결된 부하(R11, R12), 차동 스위칭 트랜지스터인 NMOS 트랜지스터 NT11 및 NT12, 그리고 바이어스 전압 Vc에 의해 정전류원으로 동작하는 NMOS 트랜지스터 NT13을 포함한다.
도 1의 출력 버퍼회로는 저전원전압 VDDL을 전원전압으로 사용하여 저전압 출력을 제공하도록 동작한다.
구체적으로 도 1의 출력 버퍼 회로는 저전원전압 VDDL을 전원전압으로 사용하여 제1 전압 레벨에서 제2 전압 레벨 사이를 스윙하는 두 개의 차동 입력 전압 VI+ 및 VI-를 입력받아 제3 전압 레벨에서 제4 전압 레벨 사이를 스윙하는 차동 출력 전압 VO+ 및 VO-를 출력한다.
트랜지스터 NT11 및 NT12는 저전원 전압용 게이트 산화막 트랜지스터로 이루어진다. 저전원 전압용 게이트 산화막 트랜지스터는 최대 상기 저전원 전압-예를 들어 1.2 볼트-의 전압 레벨을 견딜 수 있을 만큼의 두께를 가진 게이트 산화막을 가진다. 저전원 전압용 게이트 산화막 트랜지스터는 고전원 전압용-예를 들어 2.5 볼트- 게이트 산화막 트랜지스터에 비하여 상대적으로 얇은 두께의 게이트 산화막을 가지는 얇은 게이트 산화막 트랜지스터(thin gate oxide transistor)로 이루어 진다.
NMOS 트랜지스터 NT11 및 NT12의 바디(body)-즉 P형 기판(p-substrate)-은 접지 전압에 바이어스된다. 따라서, 트랜지스터 NT11 및 NT12의 게이트(gate)와 바디(body)간 전압은 최대 VDDL이 된다.
종래 도 1의 출력 버퍼에서, 트랜지스터 NT11 및 NT12로 최대 허용 전압이 1.2 볼트인 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터를 사용하고 고전압 출력을 내기 위하여 저전원 전압 VDDL 대신 고전원 전압 VDDH를 부하 R11 및 R12에 연결하여 사용하면, 트랜지스터 NT11 및 NT12의 게이트와 바디간의 전압차가 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터의 최대 허용 전압 1.2 볼트를 초과하게 되어 얇은 게이트 산화막의 신뢰성(reliability)이 저하되는 문제점이 발생할 수 있다.
따라서, 차동 스위칭 트랜지스터로 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터를 사용하여 고속 동작을 얻음과 동시에 전원 전압을 높여서 고전압 출력을 얻고자 할 경우, 도 1의 출력 버퍼는 동작 신뢰성이 저하되므로 출력 버퍼에 사용되는 트랜지스터는 고전원 전압용 트랜지스터인 두꺼운 게이트 산화막(thick gate oxide) 트랜지스터가 사용되어야 한다.
도 2는 종래의 고전원 전압용 게이트 산화막 트랜지스터를 사용하는 출력 버퍼 회로를 나타낸다.
도 2를 참조하면, 출력 버퍼 회로는 고전원전압 VDDH-예를 들어 약 2.5 볼트-에 연결된 부하(R21, R22), 차동 스위칭 NMOS 트랜지스터인 NT21 및 NT22, 그리고 전류원으로 동작하는 NMOS 트랜지스터 NT23을 포함한다.
도 2의 출력 버퍼회로는 고전원전압 VDDH을 전원전압으로 사용하여 고전압 출력을 제공한다.
구체적으로, 도 2의 출력 버퍼 회로는 고전원전압 VDDH를 전원전압으로 사용하여 두 개의 차동 입력 전압 VI+ 및 VI-를 입력받아 최대 스윙 전압 레벨이 고전원 전압에 가까운 전압 레벨을 갖는 차동 출력 전압 VO+ 및 VO-를 출력한다.
트랜지스터 NT21 및 NT22는 상기 2.5 볼트의 고전원 전압을 견딜 수 있는 굵은 게이트 산화막 트랜지스터(thick gate oxide transistor)로 이루어지며, NMOS 트랜지스터 NT21 및 NT22의 바디(body)는 접지 전압에 바이어스된다. 따라서, 트랜지스터 NT21 및 NT22의 게이트(gate)와 바디(body)간 전압은 최대 VDDH이 된다.
이 경우, 두꺼운 게이트 산화막 트랜지스터(thick gate oxide transistor)는 얇은 게이트 산화막 트랜지스터에 비하여 구동 능력이 떨어지기 때문에 고속 동작 속도를 얻기가 어렵다.
만약 트랜지스터 NT21 및 NT22로서 저전원 전압용 얇은 게이트 산화막 트랜지스터(thin gate oxide transistor)를 고전원전압(VDDH)을 사용하는 출력 버퍼 회로에 사용한다면, 트랜지스터 NT21 및 NT22의 게이트(gate) 전극과 바디(body)간에 인가되는 바이어스 전압은 최대 VDDH가 될 수 있다.
그 결과, 얇은 게이트 산화막 트랜지스터의 최대 허용 전압을 초과하는 바이어스 전압으로 인하여 얇은 게이트 산화막 트랜지스터의 신뢰성이 저하되는 문제점 이 있다. 따라서, 얇은 게이트 산화막 트랜지스터는 고전원전압을 사용하는 출력 버퍼 회로에는 사용되기 어렵다.
즉, 종래의 고전원전압을 사용하는 출력 버퍼 회로에 고전원 전압용 두꺼운 게이트 산화막을 사용할 경우에는 고속 동작 속도를 얻기 어렵고, 고속 동작 속도를 얻기 위하여 저전원 전압용 얇은 게이트 산화막 트랜지스터를 사용할 경우에는 동작 신뢰성이 저하된다.
따라서, 종래의 고전압 출력을 얻기 위해 고전원전압을 사용하는 출력 버퍼 회로에서는 높은 동작 신뢰성 및 고속 동작 속도를 동시에 얻기 어려운 문제점이 있었다. 즉, 고전원전압을 사용하는 출력 버퍼 회로에서는 고속 동작 속도 및 고전압 출력을 동시에 얻기 어려웠다.
따라서, 본 발명의 제1 목적은 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용될 경우 동작 신뢰도를 유지하면서 고속 동작 및 고전압 출력을 동시에 제공할 수 있는 차동 회로를 제공하는 것이다.
본 발명의 제2 목적은 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템에 사용될 경우 동작 신뢰도를 유지하면서 고속 동작 및 고전압 출력을 동시에 제공할 수 있는 출력 버퍼 회로를 제공하는 것이다.
또한, 본 발명의 제3 목적은 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템에 사용될 경우 동작 신뢰도를 유지하면서 고속 동작 및 고전압 출력을 동시에 제공할 수 있는 반도체 집적 회로를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되고, 상기 고전원 전압을 공급받아 동작하는 차동 회로는 각각의 소스 전극이 공통 소스 노드에 전기적으로 연결되며, 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 제1 및 제2 NMOS 트랜지스터로 이루어지는 차동 스위칭 회로를 포함한다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디(body)는 소정의 전압 레벨로 바이어스 되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지한다. 상기 차동 회로는 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용할 수 있다. 상기 제1 및 제2 NMOS 트랜지스터는 저전원 전압용 NMOS 트랜지스터로 이루어질 수 있다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 상기 공통 소스 노드에 전기적으로 연결될 수 있다. 상기 차동 회로는 상기 공통 소스 노드와 실질적인 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원 회로를 더 포함할 수 있다. 상기 고전원 전압과 상기 차동 스위칭 회로 사이에 전기적으로 연결된 부하 회로를 더 포함할 수 있다. 상기 전류원 회로는 상기 저전원 전압용 게이트 산화막 트랜지스터 또는 상기 고전원 전압용 게이트 산화막 트랜지스터로 이루어질 수 있다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되는 차동회로에 있어서 상기 고전원 전압에 전기적으로 연결된 제1 부하; 상기 고전원 전압에 전기적으로 연결된 제2 부하; 게이트 전극으로 제1 차동 입력 신호를 제공받고, 드레인 전극이 상기 제1 부하 회로의 일단에 결합되고, 소스 전극이 공통 소스 노드에 전기적으로 연결된 제1 저전원 전압용 게이트 산화막 NMOS 트랜지스터; 및 게이트 전극으로 제2 차동 입력 신호를 제공받고, 드레인 전극이 상기 제2 부하 회로의 일단에 결합되고, 소스 전극이 상기 공통 소스 노드에 전기적으로 연결된 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터를 포함한다. 상기 제1 및 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터는 각각 바디(body)가 상기 공통 소스 노드에 바이어스되며, 상기 공통 소스 노드는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지한다. 상기 차동 회로는 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원을 더 포함할 수 있다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되며, 상기 고전원 전압을 공급받아 동작하는 출력 버퍼 회로는 각각의 소스 전극이 공통 소스 노드에 전기적으로 연결되며, 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍; 및 상기 고전원 전압과 상기 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍 사이에 전기적으로 연결된 부하 회로를 포함한다. 상기 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍의 제1 및 제2 NMOS 트랜지스터는 각각 바디(body)가 상기 공통 소스 노드에 바이어스되고, 상기 공통 소스 노드는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지한다. 상기 출력 버퍼 회로는 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원을 더 포함할 수 있다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되고, 상기 고전원 전압을 공급받아 동작하는 반도체 집적 회로는 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 제1 및 제2 NMOS 트랜지스터로 이루어지는 차동 스위칭 회로를 포함한다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디(body)에 상응하는 P 웰(well)은 디프 N 웰(deep N well)에 의해 P 형 기판으로부터 분리되고, 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지한다. 상기 제1 및 제2 NMOS 트랜지스터는 저전원 전압용 NMOS 트랜지스터가 될 수 있다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 소스 전극은 공통 소스 노드에 전기적으로 연결될 수 있다. 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 상기 공통 소스 노드에 전기적으로 연결될 수 있다. 상기 반도체 집적 회로는 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원 회로를 더 포함할 수 있다. 상기 반도체 집적회로는 상기 고전원 전압과 상기 차동 스위칭 회로 사이에 전기적으로 연결된 부하 회로를 더 포함할 수 있다. 상기 디프 N 웰은 상기 고전원 전압으로 역바이어스될 수 있다.
본 발명에 따른 차동 회로는 고전원전압 VDDH과 저전원전압 VDDL을 모두 사용하는 멀티 파워 시스템(multi-power system)에 적용될 수 있다. 특히, 본 발명에 따른 차동 회로는 출력 버퍼(output buffer)로 사용될 수 있다. 구체적으로 프리엠퍼시스(pre-emphasis) 회로의 출력 드라이버(output driver)로 사용될 수 있다.
저전원 전압용 게이트 산화막 트랜지스터는 최대 상기 저전원 전압 VDDL의 전압 레벨을 견딜 수 있을 만큼의 두께를 가진 얇은 게이트 산화막 트랜지스터를 나타내며, 고전원 전압용 게이트 산화막 트랜지스터는 최대 상기 고전원 전압 VDDH의 전압 레벨을 견딜 수 있을 만큼의 두께를 가진 두꺼운 게이트 산화막 트랜지스터를 나타낸다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예들에 따른 차동 회로는 고전원전압과 저전원전압을 사용하는 멀티 전원 전압 시스템 적용될 수 있다. 이하, 고전원전압 VDDH 및 저전원전압 VDDL의 2개의 전원 전압을 사용하는 시스템에 적용하는 경우를 예로 들어 설명한다.
도 3은 본 발명의 일실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 차동 회로는 고전원전압 VDDH에 연결된 제1 부하 회로(110) 및 제2 부하 회로(120), 차동 스위칭 회로(100), 그리고 전류원(140)으로 구성된다.
제1 부하 회로(110)는 저항 R31로 이루어지고, 제2 부하 회로(120)는 저항 R32로 이루어질 수 있다. 여기서, 제1 부하 회로(110)는 저항 역할을 수행하는 다른 회로 소자, 예를 들어 트랜지스터 등을 이용하여 구현될 수 있음은 물론이다.
차동 스위칭 회로(100)는 NMOS 트랜지스터 NT31 및 NT32로 이루어질 수 있다.
트랜지스터 NT33의 게이트 전극은 바이어스 전압 Vc과 연결되어 포화 영역(saturation region)에서 동작하며, 바이어스 전압(Vc)에 의해 트랜지스터 NT33의 정전류의 크기(magnitude)가 결정될 수 있다.
NMOS 트랜지스터 NT33은 최대로 상기 저전원 전압을 견딜 수 있는 저전원 전압용 얇은 게이트 산화막 트랜지스터 또는 최대로 상기 고전원 전압을 견딜 수 있는 고전원 전압용 굵은 게이트 산화막 트랜지스터(thick gate oxide transistor)가 사용될 수 있다. 예를 들어, 저전원 전압 VDDL이 1.2 볼트인 경우, 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터의 최대 허용 전압은 1.2 볼트이며, 고전원 전압 VDDH이 2.5 볼트인 경우, 고전원 전압용 두꺼운 게이트 산화막 NMOS 트랜지스터의 최대 허용 전압은 2.5 볼트이다.
전류원(140)은 NMOS 트랜지스터 NT33으로 이루어질 수 있다. 전류원(140)은 전류원으로 동작하는 회로 소자라면 NMOS 트랜지스터이외의 다른 회로 소자로도 구현이 가능함은 물론이다. 여기서, 상기 전류원(140) 대신 저항과 같은 부하 회로를 대신 사용할 수도 있다.
예를 들어, 고전원전압 VDDH는 2.5 볼트 이상의 고전압 레벨을 가질 수 있고, 저전원전압 VDDL은 1.2 볼트이하의 저전압 레벨을 가질 수 있다. 이하, 고전원전압 VDDH는 2.5 볼트이고, 저전원전압 VDDL은 1.2 볼트인 경우를 예로 들어 설명한다.
전원전압 VSS는 예를 들어 접지 전압이 될 수 있다. 또는 고전원전압 VDDH와 전원 전압 VSS의 전위차는 2.5 볼트가 되도록 유지하면서 VSS는 마이너스 전압이 될 수 있다.
차동 스위칭 회로(100)의 트랜지스터 NT31 및 NT32는 저전원 전압 VDDL의 전압 레벨을 견딜 수 있을 정도의 얇은 게이트 산화막(thin gate oxide)을 사용한다. 트랜지스터 NT31 및 NT32의 바디(B)는 공통 소스 노드(common source node) N1에 연결된다.
도 3의 차동회로는 제1 전압 레벨에서 제2 전압 레벨 사이를 스윙하는 두 개의 차동 입력 전압 VI+ 및 VI-를 트랜지스터 NT31 및 NT32의 게이트 전극을 통해 입력받아 차동 스위칭하여 트랜지스터 NT31 및 NT32의 드레인 전극을 통해 제3 전압 레벨에서 제4 전압 레벨 사이를 스윙하는 두 개의 차동 출력 전압 VO+ 및 VO-를 출력 한다. 즉, 도 3의 차동 회로는 고전원전압 VDDH을 전원전압으로 사용하여 고전압 출력을 제공한다.
도 4는 본 발명의 다른 실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 차동 회로는 고전원전압 VDDH에 연결된 제1 부하 회로(110) 및 제2 부하 회로(120), 차동 스위칭 회로(200), 그리고 전류원(140)으로 구성된다.
여기서, 제1 부하 회로(110) 및 제2 부하 회로(120) 및 전류원(140)의 구성은 도 3의 차동 회로와 동일하므로 설명을 생략한다.
차동 스위칭 회로(200)는 차동 입력 전압 VI+를 입력받는 2개의 NMOS 트랜지스터 NT31 및 NT35와, 차동 입력 전압 VI-를 입력받는 2개의 NMOS 트랜지스터 NT32 및 NT36으로 이루어진다. 차동 스위칭 회로(200)는 차동 입력 전압 VI+를 입력받는 3개 이상의 NMOS 트랜지스터들과, 차동 입력 전압 VI-를 입력받는 3개 이상의 NMOS 트랜지스터들로도 이루어질 수 도 있음은 물론이다.
차동 스위칭 회로(200)의 트랜지스터 NT31, NT35, NT32 및 NT36은 저전원 전압 VDDL의 전압 레벨을 견딜 수 있을 정도의 얇은 게이트 산화막(thin gate oxide)을 사용한다. 트랜지스터 NT31, NT35, NT32 및 NT36의 바디(B)는 공통 소스 노드(common source node) N1에 연결된다.
차동 스위칭 회로(200)는 제1 전압 레벨에서 제2 전압 레벨 사이를 스윙하는 두 개의 차동 입력 전압 VI+ 및 VI-를 트랜지스터 NT31, NT35, NT32 및 NT36의 게이트 전극을 통해 입력받아 차동 스위칭하여 트랜지스터 NT31, NT35, NT32 및 NT36의 드레인 전극을 통해 제3 전압 레벨에서 제4 전압 레벨 사이를 스윙하는 두 개의 차동 출력 전압 VO+ 및 VO-를 출력한다.
전류원(140)은 전류원으로 동작하는 회로 소자라면 NMOS 트랜지스터이외의 다른 회로 소자로도 구현이 가능함은 물론이다. 여기서, 상기 전류원(140) 대신 저항과 같은 부하 회로를 대신 사용할 수도 있다.
도 5는 본 발명의 또 다른 실시예에 따른 저전원 전압용 게이트 산화막 트랜지스터를 사용하는 차동 회로를 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 차동 회로는 고전원전압 VDDH에 연결된 제1 부하 회로(110) 및 제2 부하 회로(120), 차동 스위칭 회로(100), 그리고 전류원(240)으로 구성된다.
여기서, 제1 부하 회로(110) 및 제2 부하 회로(120) 및 차동 스위칭 회로(100)의 구성은 도 3의 차동 회로와 동일하므로 설명을 생략한다.
전류원(240)은 병렬로 결합된 2개의 NMOS 트랜지스터 NT33 및 NT38로 이루어질 수 있다. 또한, 병렬로 결합된 3개 이상의 NMOS 트랜지스터들로 이루어 질 수 도 있음은 물론이다. 전류원(240)은 전류원으로 동작하는 회로 소자라면 NMOS 트랜지스터이외의 다른 회로 소자로도 구현이 가능함은 물론이다. 여기서, 상기 전류원(240) 대신 저항과 같은 부하 회로를 대신 사용할 수도 있다.
도 6은 도 3의 차동 회로의 차동 스위칭 NMOS 트랜지스터 NT31 (또는 NT32)과 전류원 NMOS 트랜지스터 NT33을 CMOS 공정으로 구현한 단면도를 나타낸다.
도 6을 참조하면, NMOS 트랜지스터 NT31 (또는 NT32)은 P형 기판(p-sub, 26), 디프 N 웰(deep n-well, 24), P 웰(p-well, 22), 소스 전극(12), 드레인 전극(14), 게이트 산화막(10) 및 게이트 전극(20)으로 이루어진다. 또한, NMOS 트랜지스터 NT33은 P 웰(36), 소스 전극(34), 드레인 전극(32), 게이트 산화막(38) 및 게이트 전극(30)으로 이루어진다.
도 6의 NMOS 트랜지스터 NT31 (또는 NT32) 및 NT33은 일반적인 CMOS 공정에 의해 제조할 수 있으므로 제조 공정에 대한 설명은 생략한다.
디프 N 웰(24)은 P형 기판(26)상에 인(phosphorous)과 같은 저농도 n형 불순물(n-)을 확산시켜 형성될 수 있다. P 웰(22, 36)은 p형 불순물을 인플랜트(implant) 공정을 통해 형성될 수 있다. 소스 전극(12, 34) 및 드레인 전극(14, 32)은 고농도 n형 불순물(n+)을 확산시켜 형성할 수 있다.
디프 N 웰(24)은 P형 기판(26)과 P 웰(22)을 분리시키며, 또한, P 웰(22)과 P 웰(36)을 분리시키는 역할을 한다.
또한, P 웰(22), 디프 N 웰(24) 및 P형 기판(26)간의 pnp 접합(pnp junction)으로 인한 래치업 현상을 방지하기 위하여 디프 N 웰(24)을 역바이어스 전압을 걸어준다. 예를 들어, 디프 N 웰(24)에 고전원전압 VDDH을 연결하여 역바이어스(reverse bias)를 걸어 준다.
또한, P형 기판(26)은 몸체 효과(body effect)를 줄이기 위하여 VSS에 연결 한다.
본 발명의 일 실시예에 따른 NMOS 트랜지스터 NT31 (또는 NT32)의 게이트 산화막(10)은 최대로 상기 저전원 전압 VDDL의 전압 레벨을 견딜 수 있을 정도의 얇은 게이트 산화막(thin gate oxide)을 사용한다.
본 발명의 일실시예에 따른 버퍼 회로에 따르면, 저전원 전압용 게이트 산화막 트랜지스터 NT31 및 NT32의 P 웰(22)로 이루어진 바디(body, 22)가 접지 전압이 아닌 공통 소스 노드(common source node) N1에 연결된다. 즉, 도 1 및 도2의 종래의 차동 회로와 달리 본 발명의 일실시예에 따른 NMOS 트랜지스터 NT31 및 NT32의 바디(body)는 접지 전압으로 바이어스되지 않으며, 접지 전압보다 소정 전압만큼 큰 전압 레벨(VBS)로 바이어스된다.
따라서, 트랜지스터 NT31 및 NT32의 게이트(gate)와 바디(body)간 전압은 최대 VDDH - VBS가 된다.
예를 들어, 멀티 전원 전압을 사용하는 시스템 내 고전원전압 VDDH가 2.5 볼트이고, 저전원전압 VDDL이 1.2 볼트, VBS가 1.3볼트인 경우 트랜지스터 NT21 및 NT22의 게이트(gate)와 바디(body)간 전압은 최대 1.2 볼트가 되어 저전원전압 VDDL 이하가 된다. 또한, 트랜지스터 NT21 및 NT22의 게이트와 드레인간 전압 Vgd, 드레인과 소스간 전압 Vds, 게이트와 소스간 전압 Vgs는 모두 저전원전압 VDDL 이하가 된다.
따라서, 종래의 고전원전압을 사용하는 차동 회로에 고전원 전압용 두꺼운 게이트 산화막 트랜지스터 대신 저전원 전압용 얇은 게이트 산화막 트랜지스터를 사용하여 고속 동작 속도를 얻음과 동시에 동작 신뢰성 문제를 해결할 수 있다.
도 7은 도 3의 차동 회로를 출력 버퍼 회로로 사용한 경우의 각 노드의 시뮬레이션 벤치마크(simulation benchmark)를 표시한 회로도이다.
도 7을 참조하면, '110000010100111110101'의 직렬화된 입력 데이터가 트랜지스터 NT31 및 NT32의 게이트 전극으로 입력된다. 여기서, 논리 레벨 '1'은 2.1 볼트의 전압 레벨에 상응하며, 논리 레벨 '0'은 1.5 볼트의 전압 레벨에 상응한다. 차동 입력 전압 VI+가 '1'일 경우, 반전된 차동 입력 VI-는 '0'을 갖는다.
시뮬레이션 조건은 다음과 같다.
고전원 전압 VDDH는 2.5 볼트이고, VSS는 접지 전압 레벨을 가진다. NMOS 트랜지스터 NT31의 게이트로 논리 레벨 '1'에 해당하는 2.1 볼트의 전압이 인가되고, NMOS 트랜지스터 NT32의 게이트로 논리 레벨 '0'에 해당되는 1.5 볼트의 전압이 인가된다. 또한, 부하 저항 R31 및 R32는 각각 50 오옴(ohm)이며, 전류원 NT33은 24mA의 전류를 공급하며, 공통 소스 노드 전압 VBS는 1.3 볼트이다. 차동 출력단인 NMOS 트랜지스터 NT31의 드레인과 NMOS 트랜지스터 NT32의 드레인간에는 출력 저항 (Rout) 100 오옴을 연결시켜 차동 출력단의 전압을 측정하였다. 제1 차동 출력단인 NMOS 트랜지스터 NT31의 드레인은 1.6 볼트이고, 제2 차동 출력단인 NMOS 트랜지스터 NT32의 드레인은 2.2 볼트이다.
NMOS 트랜지스터 NT31의 경우, 공통 소스 노드의 전압은 VBS의 전압과 같은 1.3 볼트이므로 Vgs가 0.8 볼트로서 문턱전압보다 높으므로 NMOS 트랜지스터 NT31 은 턴온된다. NMOS 트랜지스터 NT32의 경우, Vgs가 0.2 볼트로서 문턱전압보다 낮으므로 NMOS 트랜지스터 NT31은 턴오프된다.
따라서, 바디 노드의 전압은 VBS의 전압과 같은 1.3 볼트이므로 NMOS 트랜지스터 NT31의 게이트와 바디간의 전압차 Vgb는 0.8 볼트이고, NMOS 트랜지스터 NT32의 게이트와 바디간의 전압차 Vgb는 0.2 볼트다. 즉, 차동 스위칭 NMOS 트랜지스터의 게이트와 바디간의 전압차 Vgb는 최대 0.8 볼트로서 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터의 최대 허용 전압인 1.2 볼트이하로 유지된다.
최대 허용 전압이 1.2 볼트인 얇은 게이트 산화막 NMOS 트랜지스터를 사용한 종래 도 1의 출력 버퍼에 고전원 전압 VDDH를 연결한 경우, 2.1 볼트의 차동 입력 전압이 NMOS 트랜지스터 NT31의 게이트로 인가되면, Vgb는 2.1 볼트가 되어 최대 허용 전압 1.2 볼트를 초과한다. 따라서, 종래의 출력 버퍼에 저전원 전압용 얇은 게이트 산화막 NMOS 트랜지스터를 사용할 경우, 얇은 게이트 산화막 트랜지스터의 최대 허용 전압을 초과하는 게이트 바이어스 전압으로 인하여 얇은 게이트 산화막의 신뢰성이 저하되는 문제점이 발생한다.
그러나, 본 발명의 일실시예에 따른 차동 회로의 경우, 차동 스위칭 NMOS 트랜지스터로 최대 허용 전압이 1.2 볼트인 얇은 게이트 산화막 NMOS 트랜지스터를 사용하더라도, Vgs가 최대 0.8 볼트, Vgd가 최대 0.8 볼트로서 게이트 바이어스 전압이 얇은 게이트 산화막 트랜지스터의 최대 허용 전압 1.2 볼트를 초과하지 않으므로 얇은 게이트 산화막 NMOS 트랜지스터의 고속 동작 속도를 얻음과 동시에 얇은 게이트 산화막의 신뢰성이 저하되는 문제점을 해결할 수 있다.
도 8 내지 도 10은 각각 도 7의 차동 스위칭 NMOS 트랜지스터의 게이트와 소스간 전압 Vgs, 드레인과 소스간 전압 Vds 및 게이트와 드레인간 전압 Vgd을 나타내는 그래프이다. 도 8 내지 도 10은 '110000010100111110101'의 직렬화된 입력 데이터를 트랜지스터 NT31(또는 NT32)의 게이트 전극으로 입력한 경우의 워스트 컨디션(worst condition)을 고려한 가능한 모든 Vgs, Vds, Vgd 값들을 시뮬레이션한 것이다.
도 8 내지 도 10을 참조하면, 차동 스위칭 NMOS 트랜지스터 NT31 또는 NT32 각각의 Vgs, Vds, Vgd 값은 모두 저전원 전압 VDDL의 전압 레벨 1.2 볼트 이하임을 알 수 있다.
상기와 같은 본 발명의 실시예들에 의한 차동 회로 또는 출력 버퍼 회로는 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용될 수 있다. 종래의 고전원전압에 연결된 차동 회로의 차동 스위칭 NMOS 트랜지스터에 고전원 전압용 두꺼운 게이트 산화막 트랜지스터 대신 저전원 전압용 얇은 게이트 산화막 트랜지스터를 사용하되, 차동 스위칭 NMOS 트랜지스터의 바디(body)를 접지 전압이 아닌 소스 전극 (또는 공통 소스 노드)에 연결한다.
따라서, 저전원 전압용 NMOS 트랜지스터를 차동 회로 또는 출력 버퍼 회로의 차동 스위칭 트랜지스터로서 사용함으로써 고속 동작 속도를 얻음과 동시에, 차동 스위칭 NMOS트랜지스터의 게이트와 바디간 전압차를 저전원 전압용 얇은 게이트 산 화막 NMOS 트랜지스터의 최대 허용 전압 이하로 유지함으로써 종래의 동작 신뢰성 문제를 해결할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되고, 상기 고전원 전압을 공급받아 동작하는 차동 회로에 있어서,
    각각의 소스 전극이 공통 소스 노드에 전기적으로 연결되며, 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 제1 및 제2 NMOS 트랜지스터로 이루어지는 차동 스위칭 회로를 포함하되,
    상기 제1 및 제2 NMOS 트랜지스터 각각의 바디(body)는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지하는 것을 특징으로 하는 차동 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터는 저전원 전압용 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 차동 회로.
  4. 제3항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 상기 공통 소스 노드에 전기적으로 연결되는 것을 특징으로 하는 차동 회로.
  5. 제4항에 있어서, 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원 회로를 더 포함하는 것을 특징으로 하는 차동 회로.
  6. 제5항에 있어서,
    상기 각각의 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는
    상기 제1 전원 전압에 바이어스된 P형 기판;
    상기 바디로 기능하는 P 웰(p-well);
    상기 P 웰과 상기 P형 기판 사이에 형성되며, 역바이어스 전압과 연결된 디프 N 웰(deep n-well);
    상기 P 웰 상의 제1 영역에 형성되어 상기 P 웰과 전기적으로 연결된 소스 전극;
    상기 P 웰 상의 제2 영역에 형성된 드레인 전극;
    게이트 전극; 및
    상기 소스 전극 및 상기 드레인 전극이 형성된 P 웰 상의 소정 영역에 형성된 저전원 전압용 게이트 산화막으로 이루어지는 것을 특징으로 하는 차동 회로.
  7. 제4항에 있어서, 상기 고전원 전압과 상기 차동 스위칭 회로 사이에 전기적으로 연결된 부하 회로를 더 포함하는 것을 특징으로 하는 차동 회로.
  8. 제7항에 있어서, 상기 부하 회로는
    상기 고전원 전압과 상기 제1 NMOS 트랜지스터 사이에 전기적으로 연결된 제1 부하 회로; 및
    상기 고전원 전압과 상기 제2 NMOS 트랜지스터 사이에 전기적으로 연결된 제2 부하 회로를 포함하는 것을 특징으로 하는 차동 회로.
  9. 제5항에 있어서, 상기 전류원 회로는 저전원 전압용 게이트 산화막 트랜지스터 또는 고전원 전압용 게이트 산화막 트랜지스터로 이루어지는 것을 특징으로 하는 차동 회로.
  10. 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되는 차동회로에 있어서,
    상기 고전원 전압에 전기적으로 연결된 제1 부하;
    상기 고전원 전압에 전기적으로 연결된 제2 부하;
    게이트 전극으로 제1 차동 입력 신호를 제공받고, 드레인 전극이 상기 제1 부하 회로의 일단에 결합되고, 소스 전극이 공통 소스 노드에 전기적으로 연결된 제1 저전원 전압용 게이트 산화막 NMOS 트랜지스터; 및
    게이트 전극으로 제2 차동 입력 신호를 제공받고, 드레인 전극이 상기 제2 부하 회로의 일단에 결합되고, 소스 전극이 상기 공통 소스 노드에 전기적으로 연결된 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터를 포함하되,
    상기 제1 및 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터는 각각 바디(body)가 상기 공통 소스 노드에 바이어스되며, 상기 공통 소스 노드는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지하는 것을 특징으로 하는 차동 회로.
  11. 제10항에 있어서, 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원을 더 포함하는 것을 특징으로 하는 차동 회로.
  12. 삭제
  13. 제11항에 있어서,
    상기 각각의 제1 저전원 전압용 게이트 산화막 NMOS 트랜지스터 및 제2 저전원 전압용 게이트 산화막 NMOS 트랜지스터는
    상기 제1 전원 전압에 바이어스된 P형 기판;
    상기 바디로 기능하는 P 웰(p-well);
    상기 P형 기판과 상기 P 웰 사이에 형성되며 역바이어스 전압과 연결된 디프 N 웰(deep n-well);
    상기 P 웰 상의 제1 영역에 형성되어 상기 P 웰과 전기적으로 연결된 소스 전극;
    상기 P 웰 상의 제2 영역에 형성된 드레인 전극;
    게이트 전극; 및
    상기 소스 전극 및 상기 드레인 전극이 형성된 P 웰 상의 소정 영역에 형성된 저전원 전압용 게이트 산화막으로 이루어지는 것을 특징으로 하는 차동 회로.
  14. 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되며, 상기 고전원 전압을 공급받아 동작하는 출력 버퍼 회로에 있어서,
    각각의 소스 전극이 공통 소스 노드에 전기적으로 연결되며, 제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 상기 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍; 및
    상기 고전원 전압과 상기 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍 사이에 전기적으로 연결된 부하 회로를 포함하되,
    상기 저전원 전압용 게이트 산화막 NMOS 트랜지스터쌍의 제1 및 제2 NMOS 트랜지스터는 각각 바디(body)가 상기 공통 소스 노드에 바이어스되고, 상기 공통 소스 노드는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지하는 것을 특징으로 하는 출력 버퍼 회로.
  15. 제14항에 있어서, 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원을 더 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  16. 제15항에 있어서,
    상기 각각의 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는
    상기 제1 전원 전압에 바이어스된 P형 기판;
    상기 바디로 기능하는 P 웰(p-well);
    상기 P형 기판과 상기 P 웰 사이에 형성되며 역바이어스 전압과 연결된 디프 N 웰(deep n-well);
    상기 P 웰 상의 제1 영역에 형성되어 상기 P 웰과 전기적으로 연결된 소스 전극;
    상기 P 웰 상의 제2 영역에 형성된 드레인 전극;
    게이트 전극; 및
    상기 소스 전극 및 상기 드레인 전극이 형성된 P 웰 상의 소정 영역에 형성된 저전원 전압용 게이트 산화막으로 이루어지는 것을 특징으로 하는 출력 버퍼 회로.
  17. 고전원 전압 및 저전원 전압을 사용하는 멀티 파워 시스템(multi-power system)에 사용되고, 상기 고전원 전압을 공급받아 동작하는 반도체 집적 회로에 있어서,
    제1 및 제2 차동 입력 신호를 차동 스위칭하여 각각 제1 및 제2 차동 출력 신호로 출력하는 제1 및 제2 NMOS 트랜지스터로 이루어지는 차동 스위칭 회로를 포함하되,
    상기 제1 및 제2 NMOS 트랜지스터 각각의 바디(body)에 상응하는 P 웰(well)은 디프 N 웰(deep N well)에 의해 P 형 기판으로부터 분리되고, 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 소정의 전압 레벨로 바이어스되어 상기 제1 및 제2 NMOS 트랜지스터 각각의 게이트 전극과 바디간의 전압차가 상기 저전원 전압 이하가 되도록 유지하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제17항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터는 상기 저전원 전압용 NMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  19. 제18항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터 각각의 소스 전극은 공통 소스 노드에 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터 각각의 바디는 상기 공통 소스 노드에 전기적으로 연결되는 것을 특징으로 하는 반도체 집적 회로.
  21. 제20항에 있어서, 상기 공통 소스 노드와 접지 전위를 가지는 제1 전원 전압 사이에 전기적으로 연결된 전류원 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  22. 제21항에 있어서,
    상기 각각의 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는
    상기 제1 전원 전압에 바이어스된 P형 기판;
    p형 불순물로 이루어진 P 웰;
    상기 P 웰과 상기 P형 기판 사이에 형성되며, 역바이어스 전압과 연결된 디프 N 웰(deep n-well);
    상기 P 웰 상의 제1 영역에 형성되어 상기 P 웰과 전기적으로 연결된 소스 전극;
    상기 P 웰 상의 제2 영역에 형성된 드레인 전극;
    게이트 전극; 및
    상기 소스 전극 및 상기 드레인 전극이 형성된 P 웰 상의 소정 영역에 형성된 상기 저전원 전압용 게이트 산화막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  23. 제20항에 있어서, 상기 고전원 전압과 상기 차동 스위칭 회로 사이에 전기적으로 연결된 부하 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제17항에 있어서,
    상기 디프 N 웰은 상기 고전원 전압으로 역바이어스되는 것을 특징으로 하는 반도체 집적 회로.
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