DE19900859A1

DE19900859A1 - CMOS-Schaltung geringer Leistung

Info

Publication number: DE19900859A1
Application number: DE19900859A
Authority: DE
Inventors: Dae Gwan Kang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-01-13
Filing date: 1999-01-12
Publication date: 1999-07-15
Anticipated expiration: 2019-01-13
Also published as: JPH11274914A; DE19900859B4; KR100294695B1; JP3107545B2; US6211725B1; KR19990065451A

Description

Die Erfindung betrifft eine CMOS-Schaltung, die mit geringer Leistung betreibbar ist und insbesondere in einem Bereit schaftszustand geringen Energieverbrauch aufweist.

Es entspricht dem aktuellen Trend, daß Bauteile verkleinert werden, um ihre Arbeitsgeschwindigkeit zu erhöhen, andere Funktionen zu verbessern und niedrige Leistung zu erzielen, was insbesondere bei tragbaren Systemen erforderlich ist, die batteriebetrieben arbeiten. Angesichts der Wärmeerzeu gung ist verringerte Leistung selbst bei Großcomputern zu nehmend wichtig, bei denen bisher das Funktionsvermögen als wichtigste Eigenschaft angesehen wurde.

Die Gateverzögerung (τpd) eines Inverters kann durch die folgende Gleichung (1) angegeben werden:

τ_pd = C_L.Vdd/2Ion.

Dabei bezeichnet C_L eine Lastkapazität, Vdd bezeichnet die Versorgungsspannung und Ion bezeichnet den Sättigungsstrom eines MOSFET.

Die Systemleistung kann durch die nachfolgende Gleichung (2) ausgedrückt werden:

a.f.C_L.V²dd + Ioff .Vdd + Isc.f.Vda.

Dabei repräsentiert der Term "a.f.C_L.V²dd" die aktive Leis tung, in dem a einen Aktivitätsfaktor und f die Taktfrequenz repräsentieren. Der Term "Ioff.Vdd" repräsentiert die durch den Strom Ioff erzeugte Leistung im Bereitschaftszustand. Der letzte Term "Isc.f.Vda" repräsentiert die aus einem Kurzschlußstrom herrührende Leistung, wie er fließt, wenn ein PMOS und ein NMOS in einem Invertergatter gleichzeitig eingeschaltet werden, wobei dieser Term vernachlässigbar ist, wenn Vdd niedrig ist. Wie es aus der Gleichung (2) er sichtlich ist, ist ein Absenken der Versorgungsspannung Vdd die wirkungsvollste Art zum Verringern der Leistung. Jedoch bewirkt ein Absenken der Versorgungsspannung zum Verringern der Leistung eine Geschwindigkeitsherabsetzung, was zu ver ringerter Schwellenspannung zum Kompensieren der Geschwin digkeitsherabsetzung führt, wodurch sich wiederum eine er höhte Leistung im Bereitschaftszustand ergibt, die von einem erhöhten Leckstrom unterhalb der Schwelle herrührt. Um diese Leistung im Bereitschaftszustand zu verringern, kann entwe der die Bauteil-Herstelltechnik oder die Schaltungstechnik verbessert werden, wobei eine den Strom unterhalb der Schwelle herabsetzende Schaltung oder eine MTCMOS-Schaltung oder eine Wannenvorspannungsschaltung verwendet werden kann.

Nun wird unter Bezugnahme auf die Fig. 1 und 2 eine bekannte CMOS-Schaltung erläutert.

Gemäß Fig. 1 ist eine bekannte MTCMOS(Multi Threshold CMOS = CMOS mit mehreren Schwellenwerten)-Schaltung mit Transisto ren mit hohen Schwellenspannungen und Transistoren mit nied rigen Schwellenspannungen versehen. Die hohe Schwellenspan nung ist eine absolute Schwellenspannung mit einem Wert von 0,5 V oder höher, und die niedrige Schwellenspannung ist eine absolute Schwellenspannung von 0,4 V oder weniger. Wenn eine Schwellenspannungsdifferenz über 0,1 V existiert, kann die höhere als hohe Schwellenspannung und die niedrigere als niedrige Schwellenspannung bezeichnet werden. In Transisto ren mit hoher Schwellenspannung existieren ein erster PMOS- Transistor PM1 und ein erster NMOS-Transistor NM1. An einen Anschluß des ersten PMOS-Transistors PM1 ist eine Versor gungsspannung VDD angelegt, der andere Anschluß ist mit ei ner virtuellen Versorgungsspannung VDDV verbunden, und der Gateanschluß erhält ein Bereitschaftszustandssignal S1. Ein Anschluß des NMOS-Transistors NM1 ist mit der Massespannung verbunden, der andere Anschluß mit einer virtuellen Masse spannung GNDV verbunden, und der Gateanschluß erhält das invertierte Bereitschaftszustandssignal S2. Die Transistoren mit niedrigen Schwellenspannungen sind zwischen der Leitung mit der virtuellen Versorgungsspannung VDDV und der Leitung mit der virtuellen Massespannung GNDV vorhanden. In den Transistoren mit niedrigen Schwellenspannungen existieren zweite und dritte PMOS-Transistoren PM2 und PM3, deren einer Anschluß jeweils gemeinsam mit der Leitung für die virtuel le Versorgungsspannung verbunden ist, mit einer Parallel schaltung, um voneinander verschiedene Signale S4, S5 zu empfangen. Außerdem sind ein zweiter und ein dritter NMOS- Transistor NM2 und NM3 in Reihe zwischen die anderen An schlüsse, die gemeinsam mit dem zweiten und dritten PMOS- Transistor PM2 und PM3 verbunden sind, und die Leitung mit der virtuellen Massespannung verbunden, um voneinander ver schiedene Signale S4, S5 zu empfangen.

Wenn in einem Betriebsmodus der MTCMOS-Schaltung ein Bereit schaftszustandssignal S1 auf "Niedrig" sowie ein invertier tes Bereitschaftszustandssignal S2 auf "Hoch" empfangen wer den, werden der erste PMOS-Transistor PM1 und der erste NMOS-Transistor NM1 eingeschaltet, was bewirkt, daß die Leitung mit der virtuellen Versorgungsspannung und die Lei tung mit der virtuellen Massespannung als tatsächliche Ver sorgungsspannungsleitungen arbeiten, wobei der Schaltungswi derstand verringert ist. Im Gegensatz hierzu sind in einem Bereitschaftszustandsmodus, wenn ein Bereitschaftszustands signal S1 auf "Hoch" und ein invertiertes Bereitschaftszu standssignal S2 auf "Niedrig" empfangen werden, der erste PMOS-Transistor PM1 mit hoher Schwellenspannung und der ers te NMOS-Transistor NM1 mit hoher Schwellenspannung abge schaltet, was bewirkt, daß die Leitung VDDV mit der vir tuellen Versorgungsspannung und die Leitung GNDV mit der virtuellen Massespannung potentialungebunden sind, wodurch sie durch die Versorgungsspannung und die Massespannung be trieben werden, ohne daß ein Leckstrom fließt. Die Be triebsgeschwindigkeit der MTCMOS-Schaltung und der Energie verbrauch im Bereitschaftszustandsmodus derselben hängen von den Breiten und den Ansteuerungsleistungen des ersten PMOS- Transistors PM1 und des ersten NMOS-Transistors NM1 ab.

Gemäß Fig. 2 ist eine Wannenvorspannungsschaltung mit Tran sistoren niedriger Schwellenspannung versehen, zu denen ein vierter PMOS-Transistor PM4 und ein vierter NMOS-Transistor NM4 gehören, die in Reihe zwischen eine Versorgungsspannung VDD und eine Massespannung VSS geschaltet sind und so ausge bildet sind, daß sie auf dasselbe Signal S3 reagieren, wo bei beide eine Wanne aufweisen, die so ausgebildet ist, daß sie in einem Bereitschaftszustandsmodus eine sperrende Vor spannung Vbs empfangen. In dieser Wannenvorspannungsschal tung wird in einem Bereitschaftszustandsmodus eine Wannen vorspannung an die Wannen gelegt, um die Schwellenspannung zu erhöhen, was die Leistung im Bereitschaftszustand herab setzt.

Bei diesen bekannten CMOS-Schaltungen niedriger Leistung be stehen die folgenden Probleme:

- Erstens ist im Fall einer MTCMOS-Schaltung die Chipfläche erhöht und im Bereitschaftszustandsmodus können keine Daten aufrechterhalten werden, da bei einer solchen Schaltung der erste und der zweite PMOS-Transistor hohe Schwellenspannun gen zeigen und der Weg für Betriebssignale kompliziert ist.
- Zweitens besteht bei einer Wannenvorspannungsschaltung eine Begrenzung hinsichtlich einer Verringerung des Energie verbrauchs im Bereitschaftszustandsmodus, da der vierte NMOS-Transistor selbst dann eine Erhöhung der Schwellenspan nung um 0,1 V aufweist, wenn an ihn eine sperrende Vorspan nung von -2 V angelegt wird, und zwar aufgrund eines kleinen Gammafaktors, also eines Koeffizienten, der den Anstieg der Schwellenspannung beim Anlegen einer sperrenden Vorspannung in einem Bauteil mit kurzem Kanal repräsentiert.

Der Erfindung liegt die Aufgabe zugrunde, eine PMOS-Schal tung zu schaffen, die im Bereitschaftszustandsmodus mini mierten Energieverbrauch zeigt.

Diese Aufgabe ist durch die CMOS-Schaltung gemäß dem beige fügten Anspruch 1 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er findung werden teilweise in der folgenden Beschreibung dar gelegt, und teilweise werden sie dem Fachmann bei der Unter suchung des Folgenden oder beim Ausüben der Erfindung er kennbar. Die Aufgaben und Vorteile der Erfindung werden spe ziell durch die Maßnahmen erzielt, wie sie in den beigefüg ten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Be schreibung und den beigefügten Zeichnungen, die nur zur Ver anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

Fig. 1 veranschaulicht ein System einer bekannten MTCMOS- Schaltung;

Fig. 2 veranschaulicht ein System einer bekannten Wannenvor spannungsschaltung;

Fig. 3 veranschaulicht ein System einer CMOS-Inverterschal tung, bei dem die Erfindung angewandt ist;

Fig. 4 veranschaulicht ein System einer NAND-Schaltung, bei dem die Erfindung angewandt ist;

Fig. 5 veranschaulicht ein System einer NOR-Schaltung, bei dem die Erfindung angewandt ist; und

Fig. 6 veranschaulicht ein System einer MTCMOS-Schaltung, bei dem die Erfindung angewandt ist.

Bei der Erfindung sind Transistoren mit verschiedenen Gamma faktoren γ dazu verwendet, Schwellenspannungen zu erhalten, die einander gleich sind, wenn keine sperrende Vorspannung anliegt, und um voneinander verschiedene Schwellenspannungen zu erhalten, oder die gegenüber dem vorigen Zustand erhöht sind, wenn eine sperrende Vorspannung anliegt. Der Gamma(γ)- faktor bezeichnet das Ausmaß der Änderung der Schwellenspan nung Vth abhängig von einer an ein Substrat angelegten sper renden Vorspannung Vbs, wobei folgendes gilt.

Erstens kann die Schwellenspannung eines Transistors mit langem Kanal wie folgt ausgedrückt werden:

Dabei bezeichnet V_fb die Spannung eines flachen Bands; ϕ_f bezeichnet das Ferminiveau, ε_s bezeichnet die Dielektrizi tätskonstante des Halbleiters, Cox bezeichnet die Gatekapa zität; Na bezeichnet die Dotierungskonzentration; q bezeich net eine elektronische Ladung und Vbs bezeichnet eine sper rende Vorspannung. Der Gammafaktor wird als Hoch bezeichnet, wenn der Wert 0,5 oder höher ist und er wird als Niedrig be zeichnet, wenn der Wert 0,3 oder niedriger ist.

Nun werden unter Bezugnahme auf die beigefügten Zeichnungen verschiedene Schaltungen erläutert, bei denen der Gegenstand der Erfindung angewandt ist. Die CMOS-Inverterschaltung ge mäß Fig. 3 enthält einen PMOS-Transistor PM1 und einen ers ten NMOS-Transistor NM1, die in Reihe zwischen eine Versor gungsspannung VDD und eine Massespannung VSS geschaltet sind. Beide Transistoren sind so ausgebildet, daß sie einen hohen Gammafaktor und niedrige Schwellenspannung aufweisen, wenn eine sperrende Vorspannung Vbs an ihre Wanne gelegt ist.

Die NAND-Schaltung gemäß Fig. 4 enthält einen zweiten und einen dritten PMOS-Transistor PM2 und PM3 sowie einen zwei ten und einen dritten NMOS-Transistor NM2 und NM3, die in Reihe zwischen eine Versorgungsspannung VDD und eine Masse spannung VSS geschaltet sind. Die einen Anschlüsse des zwei ten und dritten PMOS-Transistors sind gemeinsam mit der Ver sorgungsspannung verbunden, und die anderen Anschlüsse sind gemeinsam mit dem zweiten NMOS-Transistor NM2 verbunden. Der andere Anschluß dieses zweiten NMOS-Transistors NM2 ist mit dem dritten NMOS-Transistor NM3 verbunden, dessen anderer Anschluß mit der Massespannung verbunden ist. Der zweite PMOS-Transistor und der zweite NMOS-Transistor sind so aus gebildet, daß sie auf dasselbe Signal S2 hin arbeiten, und der dritte PMOS-Transistor und der dritte NMOS-Transistor sind so ausgebildet, daß sie auf dasselbe Signal S3 hin ar beiten. In einem Bereitschaftszustandsmodus zeigen alle Transistoren in der NAND-Schaltung niedrige Schwellenspan nungen, wenn an die jeweiligen Wannen eine sperrende Vor spannung Vbs angelegt wird. Der zweite und dritte PMOS-Tran sistor PM2 und PM3, die beide mit der Versorgungsspannung verbunden sind, sowie der zweite NMOS-Transistor NM3, der mit der Massespannung verbunden ist, sind so ausgebildet, daß sie jeweils hohen Gammafaktor aufweisen. Dagegen weist der zweite NMOS-Transistor einen niedrigen Gammafaktor auf.

Bei der in Fig. 5 dargestellten NOR-Schaltung existieren ein vierter und ein fünfter PMOS-Transistor PM4 und PM5 sowie ein vierter und fünfter NMOS-Transistor NM4 und NM5, die zwischen eine Versorgungsspannung und eine Massespannung ge schaltet sind. Ein Anschluß des vierten PMOS-Transistors ist mit der Versorgungsspannung verbunden, während ein ande rer Anschluß mit dem fünften PMOS-Transistor verbunden ist. Der vierte und der fünfte NMOS-Transistor sind parallel zwi schen den anderen Anschluß des fünften PMOS-Transistors und die Massespannung geschaltet. Der vierte PMOS-Transistor und der vierte NMOS-Transistor sind so ausgebildet, daß sie auf dasselbe Signal S4 hin arbeiten, und der fünfte PMOS-Tran sistor und der fünfte NMOS-Transistor sind so ausgebildet, daß sie auf dasselbe Signal S5 hin arbeiten. Alle Transis toren in der NOR-Schaltung sind so ausgebildet, daß sie je weils niedrige Schwellenspannung aufweisen, und der vierte, mit der Versorgungsspannung verbundene PMOS-Transistor sowie der vierte und fünfte NMOS-Transistor, die beide mit der Massespannung verbunden sind, sind so ausgebildet, daß sie jeweils nicht nur niedrige Schwellenspannung, sondern auch einen hohen Gammafaktor aufweisen. Nur der fünfte PMOS-Tran sistor PM5 ist mit niedrigem Gammafaktor ausgebildet.

Die MTCMOS-Schaltung gemäß Fig. 6 enthält Transistoren mit hoher Schwellenspannung sowie solche mit niedriger Schwel lenspannung. Als Transistoren mit hoher Schwellenspannung existieren ein sechster PMOS-Transistor PM6 und ein sechster NMOS-Transistor NM6. Ein Anschluß des sechsten PMOS-Tran sistors PM6 ist mit der Versorgungsspannung VDD verbunden, sein anderer Anschluß ist mit einer Leitung VDDV für eine virtuelle Versorgungsspannung verbunden, und sein Gatean schluß ist so ausgebildet, daß er ein Bereitschaftszu standssignal S6 erhält. Ein Anschluß des sechsten NMOS- Transistors NM6 ist mit der Massespannung verbunden, sein anderer Anschluß ist mit der Leitung GNDV für die virtuelle Massespannung verbunden, und sein Gateanschluß ist mit dem invertierten Bereitschaftszustandssignal S7 verbunden. Die Transistoren mit niedriger Schwellenspannung sind zwischen der Leitung VDDV mit der virtuellen Versorgungsspannung und der Leitung GNDV mit der virtuellen Massespannung vorhanden. Hinsichtlich der Transistoren mit niedriger Schwellenspan nung ist jeweils ein Anschluß des siebten und achten PMOS- Transistors PM7 und PM8 gemeinsam mit der Leitung mit der virtuellen Versorgungsspannung verbunden, und sie sind par allel angeschlossen, um auf voneinander verschiedene Signale S8, S9 zu reagieren, und zwischen den gemeinsamen Anschluß der anderen Anschlüsse des siebten und achten PMOS-Transis tors PM7 und PM8 sowie der Leitung mit der virtuellen Masse spannung sind der siebte und achte NMOS-Transistor NM7 und NM8 vorhanden, die auf voneinander verschiedene Signale S8, S9 arbeiten. Die MTCMOS-Schaltung ist so ausgebildet, daß sie dadurch in einem Bereitschaftszustandsmodus einen hohen Gammafaktor aufweist, daß eine sperrende Vorspannung Vbs an den sechsten PMOS-Transistor PM6 und den sechsten NMOS-Tran sistor NM6 gelegt wird, die beide hohe Schwellenspannung aufweisen. Nur der siebte und achte PMOS-Transistor sowie der siebte und achte NMOS-Transistor weisen niedrige Schwel lenspannung auf.

Transistoren verschiedener Gammafaktoren können dadurch er halten werden, daß bei der Herstellung eines Transistors Halo-Ionen injiziert werden, wenn ein Transistor mit kleinem Gaminafaktor erwünscht ist, und daß Durchschläge verhindern de Ionen injiziert werden, wenn ein Transistor mit großem Gammafaktor erwünscht ist.

Nun wird die Funktion der oben genannten Schaltungen erläu tert.

Im Betriebsmodus wird jeder der Transistoren umso früher eingeschaltet, je niedriger die Schwellenspannung ist, was es ermöglicht, daß die Schaltung schneller arbeitet. Wenn dabei die Schwellenspannungen durch eine sperrende Vorspan nung erhöht werden, haben die Transistoren mit niedrigen Gammafaktoren keinen große Einfluß auf den Betrieb. Die Transistoren mit hohem Gammafaktor werden durch die sperren de Vorspannung nicht beeinflußt. Im Bereitschaftszustands modus zeigen, wenn eine Vorspannung an Wannen angelegt wird, Transistoren mit hohem Gammafaktor eine Erhöhung der Schwel lenspannung, was zu einer Verringerung der Leistung im Be reitschaftszustand führt. Dies, da die hohen Gammafaktoren sowohl der mit der Versorgungsspannung verbundenen PMOS- Transistoren als auch der mit der Massespannung verbundenen NMOS-Transistoren verhindern, daß die Transistoren einge schaltet werden, wenn die sperrende Vorspannung im Bereit schaftszustandsmodus angelegt wird. So ist die Leistung im Bereitschaftszustand durch die Transistoren mit großem Gam mafaktor bestimmt.

Die erfindungsgemäße CMOS-Schaltung niedriger Leistung weist die folgenden Vorteile auf: durch Versehen von Transistoren mit verschiedenen Gammafaktoren abhängig von den Positionen der Transistoren in einer Schaltung kann eine Funktionsbe einträchtigung der Schaltung durch eine sperrende Vorspan nung in einen Betriebsmodus minimiert werden, während die Leistung der Schaltung im Bereitschaftszustand verringert werden kann, da die Erhöhung der Schwellenspannungen durch Anlegen der sperrenden Vorspannung im Bereitschaftszustands modus maximal ist, was dazu führt, daß ein minimaler Strom unterhalb der Schwelle fließt.

Claims

1. CMOS-Schaltung mit CMOS-Bauteilen, wozu PMOS-Transisto ren (PM), deren Drains mit einer Versorgungsspannung verbun den sind, und NMOS-Transistoren (NM) gehören, deren Sources mit einer Massespannung verbunden sind, wobei sowohl die PMOS-Transistoren als auch die NMOS-Transistoren so angeord net sind, daß in einem Bereitschaftszustandsmodus eine sperrende Vorspannung an sie angelegt ist; dadurch gekenn zeichnet, daß die PMOS-Transistoren und die NMOS-Transisto ren große Gammafaktoren aufweisen.

2. CMOS-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie bei einer CMOS-Inverterschaltung, einer NAND-Schal tung, einer NOR-Schaltung oder einer MTCMOS-Schaltung ange wandt ist.

3. CMOS-Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß nur mit der Versorgungsspannung verbundene PMOS-Tran sistoren (PM) und mit der Massespannung verbundene NMOS- Transistoren (NM) in der MTCMOS-Schaltung hohe Schwellen spannungen aufweisen.

4. CMOS-Schaltung nach Anspruch 1, gekennzeichnet durch eine MTCMOS-Schaltung, in der die PMOS-Transistoren (PM) und die NMOS-Transistoren (NM) hohe Schwellenspannungen aufwei sen

5. CMOS-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß ihre CMOS-Bauteile niedrige Schwellenspannungen aufwei sen.

6. CMOS-Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß sie bei einer CMOS-Inverterschaltung, einer NAND-Schal tung oder einer NOR-Schaltung angewandt ist.

7. CMOS-Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die CMOS-Inverterschaltung, die NAND-Schaltung oder die NOR-Schaltung mit Transistoren mit niedrigen Schwellenspan nungen versehen sind.