DE19735231C2

DE19735231C2 - Neuronales MOSFET-Modul

Info

Publication number: DE19735231C2
Application number: DE19735231A
Authority: DE
Inventors: Albert Bergemont; Min-Hwa Chi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-02-14
Filing date: 1997-08-14
Publication date: 2002-11-14
Anticipated expiration: 2017-08-15
Also published as: KR19980069890A; DE19735231A1; US5806054A; KR100250568B1

Description

Die Erfindung betrifft ein neuronales MOSFET-Modul nach dem Anspruch 1.

Gemäß Fig. 14 hat ein Modell eines menschlichen Neurons 10 als Eingang eine Reihe von Signalen V_i 12. Es führt zwei primäre Funktionen durch: 1. eine gewichtete Summation des Produkts der Eingangssignale 12 und einer Reihe von Gewichtungen W_i 14 unter Erzeugung eines Ausdrucks Σ(V_iW_i), zu dem ein Vorspannungswert (b) 16 addiert wird, und 2. eine Schwellenwertbildung für den summierten Wert Σ(V_iW_i) + b mit Hilfe einer Sigmafunktion 18. Wenn der summierte Wert den durch die Sigmafunktion bestimmten Schwellenwert überschreitet, "feuert" das Neuron, d. h. es er zeugt ein Ausgangssignal V_o 20. Das dargestellte Neuron hat drei Eingän ge, die Zahl der Eingänge ist jedoch beliebig.

Gemäß Fig. 15A kann ein über einen Polykondensator gekoppelter Floating-Gate-MOSFET-Transistor 30 zur Realisierung des Neurons 10 aus Fig. 14 verwendet werden. Der gezeigte neuronale Transistor 30 hat drei Eingänge, die Zahl der Eingänge ist jedoch beliebig. Die Eingänge sind kapazitiv an ein Floating Gate 34 mit Hilfe von Eingangsgattern 32, die über einer Kopplungsregion 35 liegen, gekoppelt, wobei die Kopplungsre gion 35 eine Erweiterung des Floating Gates 34 ist. Das Floating Gate wird aus einer Poly-1-Schicht gebildet und mit den Eingängen über die Eingangsgatter 32 gekoppelt, deren kapazitive Kopplungsverhältnisse die Gewichtungen der Eingangssignale darstellen.

Das Potential des Floating Gates 34 ist die Summe der gewich teten Eingänge, Σ(V_iW_i). Der Vorspannungs-Offset des Neurons 10 kann durch mit Vcc oder Vss verbundene Eingänge realisiert werden. Der Be trieb der Transistors 30 liefert die Sigmafunktion des Neurons, wobei die Schwellenspannung (V_TH) den Schwellenwert bestimmt, der zum "Feuern" des Neurons überschritten werden muß. Wenn das Potential des Floating Gates 34 niedriger als die Schwellenspannung des Transistors 30 bezüg lich des Floating Gates 34 ist, ist der Transistor "aus". Dies ent spricht der Situation, in der das Neuron nicht "feuert". Wenn das Poten tial des Floating Gates 34 höher als die Schwellenspannung des Transi stors 30 bezüglich des Floating Gates 34 ist, ist der Transistor "an". Dies entspricht der Situation, in der das Neuron "feuert". Der Transi stor 30 kann sowohl n-Kanal- als auch p-Kanal-Transistor sein. Zur Schaffung anderer Schwellenwertbildungsfunktionen kann der Transistor 30 durch andere Schaltungselemente, z. B. einen CMOS-Inverter, ersetzt wer den.

Der Transistor 30 enthält eine Source-Region 36 und eine Drain-Region 37, die in einem schwach dotierten Substrat gebildet sind, sowie eine Gateoxidschicht, die über einer Kanalregion, welche zwischen der Source- und der Drain-Region begrenzt ist, ausgebildet ist. Außerdem enthält der Transistor 30 das Floating Gate 34, welches über der Gate oxidschicht gebildet ist, und eine über dem Floating Gate 34 gebildete dielektrische Zwischenpolyschicht. Auf der dielektrischen Zwischenpoly schicht wird eine Reihe räumlich getrennter Eingangsgatter 32 gebildet.

Im Betrieb sind die an die Eingangsgatter 32 angelegten Span nungssignale an das Floating Gate 34 über die Kopplungsregion 35 kapazi tiv gekoppelt, welche eine Erweiterung des Floating Gates 34 ist. Das Floating Gate 34 schaltet den Transistor 30 an, wenn das Potential am Floating Gate 34 ausreicht, um einen leitenden Kanal unter der Gateoxid schicht zu bilden (und geeignete Spannungen an der Source- und der Drain-Region 36 und 37 anzulegen).

Das Potential am Floating Gate 34 wird durch die lineare Summe aller an den Eingangsgattern 32 anliegenden Spannungen, gewichtet durch die entsprechenden kapazitiven Kopplungskoeffizienten zwischen den Ein gangsgattern 32 und dem Floating Gate 34, bestimmt. Die Gewichtung der kapazitiven Kopplungskoeffizienten wird durch die von jedem der Ein gangsgatter 32 eingenommene relative Fläche bestimmt.

Im Ergebnis berechnet das Floating Gate 34 die gewichtete Sum me der Eingangsspannungen und schaltet den Transistor 30 an, wenn die gewichtete Summe das Anschaltpotential des Floating Gates 34 überschrei tet. Indem der Transistor 30 in dieser Weise auf eine gewichtete Summe antwortet, ähnelt er einem biologischen Neuron, welches als Antwort auf unterschiedliche Mehrfacheingangsbedingungen "feuert".

Der Hauptunterschied des in Fig. 15B gezeigten, über einen Po lykondensator gekoppelten Floating-Gate-MOSFET-Transistors 31 gegenüber dem Transistor 30 aus Fig. 15A besteht darin, daß die zur Bildung der Eingangsgatter 32, welche die Eingangssignale an das Floating Gate 34 über die Kopplungsregion 35 koppeln, verwendete Poly-2-Schicht durch ei ne Reihe dotierter Substratregionen 33 ersetzt wurde. Folglich kann der Transistor 31 über einen modifizierten Ein-Poly-Herstellungsprozeß ge bildet werden, anstatt über einen komplizierteren Doppel-Poly-Prozeß, der zur Bildung herkömmlicher neuronaler MOSFETs wie des in Fig. 15A ge zeigten gebildet zu werden. Eine detailliertere Beschreibung der Struk tur und des Herstellungsverfahrens des Transistors 31 aus Fig. 15B ist in der nachveröffentlichten DE 197 30 864 A1 angegeben.

Gemäß Fig. 16 besteht eine auf den Transistoren 30 und 31 aus Fig. 15A und Fig. 15B beruhende ausschließende ODER-Schaltung (XOR) 40 aus Invertern der neuronalen MOSFETs und regulären Invertern. Die Schaltung 40 hat Eingangssignale V₁ und V₂ 42. Die Eingangssignale 42 sind mit Hilfe von Kondensatoren mit den Kopplungswerten (Gewichtungen w1, w2 und w3) an Floating Gates 45 und 47 der neuronalen MOSFET-Inverter 44 bzw. 46 kapazitiv gekoppelt. Der Inverter 44 dient als Voreingangsgatterinverter für den Inverter 46. Ein Vorspannungswert für die Neuronen wird durch eine kapazitive Kopplung von Vcc an die Floating Gates 45 und 47 unter Verwendung eines Kopplungswertes w4 geliefert. Das Ausgangssignal des Inverters 46 wird durch einen Inverter 48 zur Erzeugung eines Endausgangssignals 50 geleitet. Statt der XOR-Funktion können bei Verwendung geeigneter Konfigurationen neuronaler MOSFETs auch andere Bool'sche Funktionen realisiert werden.

Da die Verwendung neuronaler MOSFETS bei der Realisierung von Signalverarbeitungsfunktionen ansteigt, ist die Optimierung des Entwurfs solcher neuronalen Logikschaltkreise wünschenswert, um den Entwurf und Layout-Prozeß zu rationalisieren und ein einheitliches und standardisiertes Endprodukt zu liefern. Zusätzlich zu den üblichen Entwurfsfragestellungen sollten die Minimierung der Kopplungsfläche, die Maximierung der Genauigkeit, die Optimierung der Verbindungsleitungsführung und andere Aspekte, die für die Verwendung neuronaler MOSFETS von besonderem Belang sind, berücksichtigt werden.

Aus US 5 258 657 A ist eine symmetrische Anordnung zweier auf einem gemeinsamen Substrat gebildeter neuronaler MOSFET-Transistoren mit Floating Gates, die miteinander und mit einer Kopplungsregion verbunden sind, bekannt, bei dem mehrere Eingangssignalregionen an die Kopplungsregionen elektrisch gekoppelt sind.

Aus SHIBATA, T.; OHMI T.: A Functional MOS Transistor Featuring Gate- Level Weighted Sum and Threshold Operations, in IEEE Transactions on Electron Devices, Band 39, Nr. 6, 1992, S. 1444-1455, ist ein neuronaler MOS-Transistor mit einem mit einer Kopplungsregion verbundenen Floating Gate und mehreren elektrisch an die Kopplungsregion gekoppelten Eingangskanalregionen bekannt.

Aus DE 690 29 226 T2 ist es bekannt, die Kanalregionen neuronaler MOSFET-Transistoren symmetrisch zueinander anzuordnen und jeweils die Drain- Gebiete der Transistoren miteinander zu verbinden.

Aufgabe der Erfindung ist es, ein neuronales MOSFET-Modul zu schaffen, welches einen systematischen Zugang zu Entwurf und Layout von auf neuronalen MOSFETs beruhenden Logikschaltkreisen ermöglicht.

Diese Aufgabe wird entsprechend den Merkmalen des Anspruchs 1 gelöst.

Bei einem solchen neuronalen MOSFET-Modul wird eine Vielzahl von Transistoren auf einem gemeinsamen Substrat gebildet, wobei eine oder mehrere Kopplungsregionen jeweils mit einem Floating Gate des benachbarten Transistors und mit anderen Kopplungsregionen selektiv verbunden sind.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert.

Fig. 1 zeigt das Layout einer Ausführungsform eines neurona len MOSFET-Moduls, welches aus vier MOSFET-Transistoren besteht und das Eingangskopplungsschema aus Fig. 15B verwendet.

Fig. 2 zeigt ein Schemadiagramm des neuronalen MOSFET-Moduls aus Fig. 1.

Fig. 3A und 3B zeigen Schemadiagramme von alternativen Ausfüh rungsformen des neuronalen MOSFET-Moduls aus Fig. 1.

Fig. 4 zeigt das Layout eines aus den neuronalen MOSFET-Modu len gebildeten Zweieingangs-Floating-Gate-Inverters, wobei die Eingänge an ein gemeinsames Floating Gate gekoppelt sind.

Fig. 5 zeigt ein Schemadiagramm des Inverters aus Fig. 4.

Fig. 6 zeigt das Layout eines aus den neuronalen MOSFET-Modu len gebildeten Zweieingangs-Floating-Gate-Inverters, wobei die Eingänge an verschiedene Floating Gates gekoppelt sind.

Fig. 7 zeigt ein Schemadiagramm des Inverters aus Fig. 6.

Fig. 8 zeigt das Layout eines aus den neuronalen MOSFET-Modu len gebildeten Zweieingangs-Floating-Gate-Inverters, wobei die Eingänge an das Floating Gate jedes Transistors kapazitiv gekoppelt sind.

Fig. 9 zeigt ein Schemadiagramm des Inverters aus Fig. 8.

Fig. 10 zeigt das Layout der ausschließenden ODER-Schaltung aus Fig. 16 unter Verwendung der neuronalen MOSFET-Modulen.

Fig. 11 zeigt das Layout einer Ausführungsform des neuronalen MOSFET-Moduls, welche aus drei MOSFET-Transistoren besteht.

Fig. 12 zeigt ein Schemadiagramm des neuronalen MOSFET-Moduls aus Fig. 11.

Fig. 13 zeigt, wie mehrere der neuronalen MOSFET-Module aus Fig. 11 zur Bildung eines komplizierteren Bauelements miteinander ver bunden werden können.

Fig. 14 zeigt ein Modell eines menschlichen Neurons.

Fig. 15A zeigt eine Draufsicht eines polykondensatorgekoppel ten Floating-Gate-MOSFET-Transistors, der zur Realisierung des Neurons aus Fig. 14 verwendet werden kann.

Fig. 15B zeigt eine Draufsicht eines weiteren polykondensator gekoppelten Floating-Gate-MOSFET-Transistors, der zur Realisierung des Neurons aus Fig. 14 verwendet werden kann.

Fig. 16 zeigt ein Schemadiagramm einer ausschließenden ODER- Schaltung (XOR), die auf den Transistoren aus Fig. 15A und 15B beruht.

Gemäß Fig. 1 besteht ein neuronales MOSFET-Modul 100 aus vier n-Kanal-MOSFET-Transistoren 102, jeder mit einem zugehörigen Floating Gate 104, welches zur Bildung einer Kopplungsregion 105 für die Bauele mente erweitert ist.

Die n-Kanal-MOSFETs 102 werden mit einem bekannten Standard verfahren hergestellt. Die Floating Gates 104 werden auf einer Poly- 1-Schicht, die auf den Kanalregionen der jeweiligen Transistoren 102 aufgebracht wird, gebildet. Der Teil der Floating Gates 104, welcher sich über die Kanalregionen der Transistoren 102 erstreckt, bildet die Kopplungsregion 105, welche eine Kopplung der Eingangssignale an das Mo dul 100 ermöglicht. Jede der Kopplungsregionen 105 ist mit einem der vier Transistoren 102 verbunden.

In der in Fig. 1 gezeigten Struktur sind die Eingangssignale über vergrabene Diffusionsregionen 107 unterhalb der Kopplungsregionen 105 an die Kopplungsregionen 105 und damit an die Floating Gates 104 ge koppelt.

Die vier Transistoren 102 und die zugehörigen Kopplungsregio nen 105, welche das Modul 100 bilden, sind symmetrisch und regelmäßig (hier quadratisch) angeordnet. Da diese Anordnung dazu führt, daß das Modul von jeder Seite (abgesehen von den Eingangsgattern) dieselbe Struktur hat, ermöglicht es die Verwendung als Baueinheit zur Bildung komplizierterer Schaltungen. Dies wird durch Kombination mehrerer der Module 100 in einer größeren Schaltung erreicht, wobei nach Wunsch Zwi schenverbindungen die Kopplungsregion 105 eines Transistors mit dem Floating Gate 104 oder der Kopplungsregion 105 eines benachbarten Tran sistors verbinden. Zum Aufbau eines gewünschten neuronalen Schaltungs kreises können auch Mehrfachgruppen von Eingangsgattern 106 oder eine Kopplung zwischen einer einzelnen Gruppe von Eingangsgattern 106 und mehr als einer Kopplungsregion 105 verwendet werden.

Da die vier Transistoren 102 auf demselben Substrat gebildet werden, haben sie gemäß Fig. 2 eine gemeinsame Drainverbindung. Die Floating Gate 104 und Eingangsgatter 106 sind ebenfalls in Fig. 2 ge zeigt.

Gemäß Fig. 3A wird eine alternative Ausführungsform 110 des Moduls 100 aus vier p-Kanal-Transistoren gebildet. Gemäß Fig. 3B wird eine alternative Version 110 des Moduls 100 aus einer Mischung von n-Ka nal- und p-Kanal-Bauelementen gebildet.

Gemäß Fig. 4 besteht ein Inverter 120 aus einem n-Kanal-Modul 122 und einem p-Kanal-Modul 124, die über eine gemeinsame Kopplungsre gion 128 verbunden sind. Die Kopplungsregion 128 verbindet das Floating Gate eines der n-Kanal-Bauelemente mit dem Floating Gate eines der p-Ka nal-Bauelemente. Eingangsgatter 130 sind an die Kopplungsregion 128 ka pazitiv gekoppelt, so daß beide Eingänge den Modulen 122 und 124 gemein sam sind. Die nicht verwendeten (nicht zugeordneten) Transistoren und Kopplungsregionen sind nicht verbunden. Ein einzelner Inverter wird hier unter Verwendung der Module 122 und 124 gebildet, wobei es unbenutzte Transistoren und Kopplungsregionen gibt. Bei der Realisierung größerer Schaltkreise wird die effizienteste Nutzung der Transistoren und Kopp lungsregionen für eine spezielle Anwendung durch Software-Programme be stimmt.

Gemäß Fig. 5 in Verbindung mit Fig. 4 werden Eingangssignale v1 und v2 an dasselbe Floating Gate gekoppelt, welches dem p-Kanal- und dem n-Kanal-Bauelement gemeinsam ist.

Die vier bisher gezeigten MOSFET-Module können durch Elimina tion des Floating-Gate-Layouts und Verwendung einer Poly-2-Schicht als Gate in CMOS-Transistoren umgewandelt werden. Folglich kann mit den hier beschriebenen neuronalen Modulen auch ein Standard-CMOS-Inverter reali siert werden.

Gemäß Fig. 6 sind die Floating Gates eines p-Kanal-Transistors 150 und eines n-Kanal-Transistors 152 nicht wie im Layout aus Fig. 4 durch eine Kopplungsregion verbunden. Diese Variation des Inverters aus Fig. 4 wird durch ein Layout der neuronalen MOSFET-Module erreicht, bei dem die Poly-1-Floating-Gate-Kopplungsregion nicht den Transistoren 150 und 152 gemeinsam ist. Folglich sind in diesem Beispiel die Eingangssi gnale nicht an ein gemeinsames Gate gekoppelt, so daß die Eingangssigna le nicht den beiden neuronalen MOSFET-Modulen gemeinsam sind. Diese Art von Inverter ist so ausgelegt, daß seine p-Kanal- und n-Kanal-Transi storschwellenspannungen unterschiedliche Werte haben. Zum Beispiel ist die Schwellenspannung bezüglich v1 durch v_tp/γ₁ gegeben, während die Schwellenspannung bezüglich v2 durch v_tn/γ₂ gegeben ist, wobei v_tp die Schwellenspannung des p-Kanal-Transistors ist, usw. Diese Anordnung er möglicht es, daß jeder Transistor des Inverters einen anderen Auslöse punkt hat.

Gemäß Fig. 7 in Verbindung mit Fig. 6 sind Eingangssignale v1 und v2 an unterschiedliche Floating Gates gekoppelt.

Gemäß Fig. 8 sind die Eingänge kapazitiv an die Floating Gates jedes Transistors gekoppelt, und die Floating Gates der beiden Transi storen sind elektrisch isoliert. Bei diesem Inverterentwurf können so wohl der p-Kanal- als auch der n-Kanal-Transistor zur gleichen Zeit "an" sein (d. h. v1 = "hoch" und v2 = "niedrig"). Dies ist bei Analoganwendun gen nützlich und mit einem herkömmlichen Inverter, wie bei dem in Fig. 5 gezeigten Typ, schwierig zu realisieren.

Das Schemadiagramm dieses Inverters ist in Fig. 9 gezeigt.

Gemäß Fig. 10 besteht eine ausschließende ODER-Schaltung (XOR) aus drei p-Kanal-MOSFET-Modulen 200 und drei n-Kanal-MOSFET-Modulen 202. Durch Variationen im Layout der Materialschichten werden die gewünschten Verbindungen zwischen den Eingangsgattern und den Kopplungsregionen und zwischen den Floating Gates der einzelnen Transistoren erreicht. Die Symmetrie der neuronalen MOSFET-Modulen ermöglicht die Erzeugung einer Anordnung solcher Schaltungen in einer systematischen und flächeneffi zienten Weise, wobei die Flexibilität bewahrt wird, anwendungsspezifi sche Anforderungen realisieren zu können.

Die vorangegangenen Figuren zeigen die Flexibilität der MOS FET-Module: Geringfügige Änderungen in der Layout-Beziehung zwischen den Eingangsgattern und den Floating Gates sowie hinsichtlich der Verbindung der Kopplungsregionen können unterschiedliche und nützliche Inverterent würfe liefern. Da der Inverter ein Grundbaustein einer komplizierteren Schaltung ist und zur Nachahmung der Tätigkeit eines menschlichen Neu rons verwendet werden kann, kann das hier beschriebene neuronale MOSFET- Modul den Baustein für eine effiziente Realisierung von Prozessorschalt kreisen bilden.

Mögliche Variationen beeinhalten eine Verbindung der Poly- 1-Kopplungsregion in der Ecke jedes Moduls mit einer benachbarten Kopp lungsregion eines anderen Moduls. Dies liefert eine größere Kopplungsre gion mit einem genaueren Kopplungsverhältnis. Die Kopplungsregion kann dann mit einigen oder allen benachbarten Transistoren im Modul verbunden werden.

Beispielsweise werden zum Erreichen eines Schaltkreises mit einer erhöhten Pull-up-Fähigkeit die Poly-1-Schichten aller vier p-Ka nal-Transistoren in einem Modul miteinander und die Drains der Transi storen mit dem n-Kanal eines Inverters verbunden. Zum Erreichen eines Schaltkreises mit einer erhöhten Pull-down-Fähigkeit werden die Poly- 1-Schichten aller vier n-Kanal-Transistoren in einem Modul miteinander und die Drains der Transistoren mit dem p-Kanal eines Inverters verbun den.

Die Verbindung verschiedener neuronaler MOSFET-Module zur Bil dung größerer Blöcke kann durch Verwendung von Poly-2- und Metallschich ten erreicht werden. Die Poly-2-Leitungen liefern eine Kopplung an die Floating Gates der Transistoren und können zur Bildung von Verbindungen an direkt benachbarte Transistoren verwendet werden. Zur Verbindung zwischen Elementen desselben Moduls können auch Poly-1- und vergrabene Dif fusionsregionen verwendet werden. Die Metallschichten können für länger reichweitige Verbindungen zwischen Modulen zur Rückkopplung, Signalab schirmung, Versorgung verwendet werden.

Ein wichtiger Aspekt bei dem Entwurf von Schaltkreisen, die auf den neuronalen MOSFET-Modulen beruhen, ist die Minimierung der Gate kopplungsfläche. Dies ist wichtig, weil die Minimierung der Abmessungen der Kopplungsfläche den Aufbau dichterer Schaltkreise ermöglicht. Die minimal erforderliche Kopplungsfläche wird durch die gewünschte Genauig keit der Gewichtungen bestimmt. Wenn z. B. das Verhältnis zwischen der größten und der kleinsten Gewichtung 100, und die kritische Poly-1-Ab messung etwa 1 µm beträgt, dann beträgt die minimale Abmessung der Kopp lungsregion 100 µm pro Seite. Um diese Abmessung zu reduzieren, muß die kritische Poly-1-Dimension reduziert und/oder die relativen Gewichtun gen müssen auf einen kleineren Wert beschränkt werden.

Gemäß Fig. 11 besteht ein neuronales MOSFET-Modul 300 aus drei n-Kanal-MOSFET-Transistoren 302, von denen jeder ein zugehöriges Floa ting Gate 304 hat. Zusätzliche Poly-1-Regionen 306 bilden eine Kopp lungsregion für die Bauelemente in benachbarten Modulen. Während des Layout-Prozesses können die Poly-1-Regionen 306 an die Floating Gates oder die Eingangsgatter benachbarter Transistoren verbunden werden, je nach Erfordernis des gewünschten Schaltungselements.

Gemäß Fig. 12 teilen die drei Transistoren 302 eine gemeinsame Verbindung durch das Substrat, auf dem sie hergestellt wurden.

Gemäß Fig. 13, wo mehrere der Module 300 aus Fig. 11 zu einem komplizierteren Bauelement verbunden sind, ermöglicht die symmetrische Gestalt der Module 300 eine Verwendung als Grundbaustein mit einer flä cheneffizienten Raumausfüllung. Hier ist ein anderes Beispiel einer Po ly-1-Kopplungsfläche 308 gezeigt, die zur Verwendung mit dem Modul 300 geeignet ist. Durch Variation von Einzelheiten des Layouts kann die Kopplungsfläche mit einem oder mehreren Floating Gates oder Eingangsgat tern der Transistoren elektrisch verbunden werden. Dies ermöglicht eine breite Vielfalt von Dateneingangskonfigurationen und von auf neuronalen MOSFETs beruhenden Bauelementen. Außerdem ist in Fig. 13 gezeigt, wie zwei auf n-Kanal und p-Kanal beruhende Module zur Bildung eines ge wünschten Schaltkreises verbunden werden können.

Statt der beschriebenen Module mit drei bzw. vier Transistoren kann auch eine andere Anzahl von Transistoren verwendet werden. Zur Bil dung der Module können n-Kanal oder p-Kanal-Trarrsistoren oder eine Kom bination der beiden Arten von Bauelementen verwendet werden. Die Ein gangssignale können an die Kopplungsregionen (und damit an die Floating Gates) mit geeignet dotierten Substratregionen kapazi tiv gekoppelt werden.

Claims

1. Neuronales MOSFET-Modul (100, 122, 124, 200, 202, 300) mit einer Vielzahl von auf einem gemeinsamen Substrat gebildeten und symmetrisch angeordneten neuronalen MOSFET-Transistoren (31, 102, 150, 152, 302), die jeweils ein Floating Gate (34, 45, 47, 104, 304), welches sich auf einer zwischen einer Source- (36) und einer Drain-(37)Region gebildeten Kanalregion befindet, umfassen, und mit einer Vielzahl von Kopplungsregionen (35, 105, 128, 306, 308), die jeweils zu einem der Transistoren (31, 102, 150, 152, 302) benachbart angeordnet und jeweils mit dem Floating Gate (34, 45, 47, 104, 304) des benachbarten Transistors (31, 102, 150, 152, 302) selektiv verbunden sind, und einer Eingangssignalregion (32, 106, 130), die an eine der Kopplungsregionen (35, 105, 128, 306, 308) elektrisch gekoppelt ist, wobei die Kopplungsregionen (35, 105, 128, 306, 308) jeweils mit anderen Kopplungsregionen (35, 105, 128, 306, 308) selektiv verbunden sind und die Eingangssignalregion (32, 106, 130) aus einer dotierten Substratregion gebildet wird, welche auf den Kopplungsregionen (35, 105, 128, 306, 308) angeordnet und elektrisch an diese gekoppelt ist.

2. MOSFET-Modul nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (31, 102, 150, 152, 302) n-Kanal- und/oder p-Kanal-Transistoren sind.

3. MOSFET Modul nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Transistoren (31, 102, 150, 152, 302) und die benachbarten Kopplungsregionen (35, 105, 128, 306, 308) symmetrisch angeordnet sind.

4. MOSFET-Modul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Modul aus vier (102) oder drei (302) Transistoren gebildet ist.