DE4034458A1

DE4034458A1 - Signalverzoegerungsschaltung

Info

Publication number: DE4034458A1
Application number: DE4034458A
Authority: DE
Inventors: Yun-Seung Sin
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-07-20
Filing date: 1990-10-30
Publication date: 1992-02-06
Also published as: IT1243878B; US5130564A; IT9021927A1; KR930006228B1; GB2246256B; CN1058497A; CN1026543C; GB2246256A; FR2665036B1; KR920003649A; GB9028237D0; DE4034458C2; JPH0478220A; JP2795356B2; FR2665036A1; IT9021927A0

Description

Die Erfindung betrifft eine Signalverzögerungsschaltung nach dem Oberbegriff des Patentanspruches 1, insbesondere eine sol che eines integrierten Schaltkreises auf einem CMOS-Halbleiter chip.

Im allgemeinen wird ein in einen Halbleiterchip integriertes Schaltkreissystem durch eine von außerhalb zugeführte Speise spannung Vcc betrieben. Üblicherweise wird bei einem CMOS-Halb leiterchip eine Spannung von 5 V als Speisespannung Vcc verwendet. Obwohl als Betriebsspannung eine Speisespannung im Bereich von Vcc + 5% vorgegeben ist, treten jedoch in dem CMOS- Halbleiterchip tatsächlich Betriebsspannungen im Bereich zwischen 4 V und 6 V auf.

Andererseits enthält das Schaltkreissystem des CMOS-Halbleiter chips eine Signalverzögerungsschaltung, um einen speziellen Zweck des Schaltkreises zu erfüllen. Im allgemeinen enthält ein CMOS-Schaltkreissystem eine Signalverzögerungsschaltung mit ei ner vorbestimmten Verzögerungszeit, wozu die Signalverzöge rungszeit eines Gates dient. Eine bekannte CMOS-Signalverzöge rungsschaltung mit einem CMOS-Inverter ist z. B. in Fig. 1A dar gestellt. Die in Fig. 1A gezeigte Schaltung enthält einen er sten CMOS-Inverter DRV, um eine kapazitive Last CL in Abhängig keit von einem Eingangssignal VIN zu treiben, sowie einen zwei ten CMOS-Inverter BTT als Pufferverstärker zur Pufferung eines Klemmenspannungssignals Vo der kapazitiven Last CL und für deren Ausgabe. Das Klemmenspannungssignal Vo der kapazitiven Last CL besitzt in Abhängigkeit vom Eingangssignal VIN die in Fig. 1B gezeigte Verzögerungscharakteristik. Die kapazitive Last CL wird auf die Massespannung Vss oder GND über einen "pull-down" NMOS-Transistor NM des ersten CMOS-Inverters DRV entladen und auf die Speisespannung Vcc über einen "pull-up" PMOS-Transistor PM aufgeladen. Die Verzögerungszeit Td ist des halb durch die Abfalldauer Tf und die Anstiegsdauer Tr der Spannung gemäß der folgenden Gleichung bestimmt:

Unter der Annahme, daß Schwellenspannungswerte VTN und VTP von ungefähr 0,2 Vcc und einander gleiche Stromtreiberfähigkeiten βN und βP für die MOS-Transistoren NM und PM vorliegen, kann hierbei die obige Gleichung (1) in folgende Gleichung umge schrieben werden:

Es ist nach obiger Gleichung (2) bekannt, daß die Verzögerungs zeit Td proportional zur Kapazität der kapazitiven Last CL und umgekehrt proportional zur Speisespannung Vcc ist.

Dementsprechend verändert sich die Verzögerungszeit Td, wie in Fig. 1C gezeigt, in Abhängigkeit von Fluktuationen der Speise spannung Vcc, wenn die kapazitive Last CL auf einen festen Wert gesetzt ist. Genauer gesagt, erhöht sich die Verzögerungszeit Td mit kleinerem Vcc und verkürzt sich mit größerem Vcc.

Weil jedoch die bekannte CMOS-Signalverzögerungsschaltung im Bereich der Betriebsspannung der Speisepannung Vcc, z. B. im Bereich 4 V bis 6 V, eine konstante Lastkapazität einhält, wird die Betriebsgeschwindigkeit des gesamten Schaltkreissystems durch kleine Werte von Vcc bestimmt, so daß diese Signalverzö gerungsschaltung für eine hohe Betriebsgeschwindigkeit hinder lich wird. Weil zusätzlich auch eine längere Verzögerungszeit bei großem Vcc benötigt wird, um das Auftreten eines vom Unter schied zwischen der Verzögerungscharakteristik eines ersten Schaltungsteils und derjenigen eines weiteren Schaltungsteils resultierenden Überlaufproblems der Signalübertragungscharak teristik zu verhindern, wird die Verzögerungszeit zur Erfüllung der obigen Einschränkung viel länger, was eine hohe Betriebsge schwindigkeit auf dem gesamten Chip verhindert.

Aufgabe der Erfindung ist daher die Schaffung einer Signalver zögerungsschaltung mit einer vorbestimmten, von Fluktuationen der Speisespannung unabhängigen Verzögerungszeitcharakteristik, welche die Betriebsgeschwindigkeit auf dem Halbleiterchip ver bessert.

Diese Aufgabe wird für eine Signalverzögerungsschaltung der eingangs genannten Art durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst.

Die Schaltungsverzögerung wird bei dieser Signalverzögerungs schaltung bei kleinem Vcc gleich derjenigen bei großem Vcc, so daß die im besonderen durch ein kleines Vcc bestimmte Betriebs geschwindigkeit auf dem gesamten Chip hoch bleibt. Dementspre chend kann die Leistungsfähigkeit des Schaltkreissystems auf dem Halbleiterchip beachtlich verbessert werden.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen unter Berücksichtigung der nachfolgenden Beschreibung vorteilhafter, in den Zeichnungen dargestellter Ausführungsformen der Erfindung.

Fig. 1A zeigt einen Schaltplan der bekannten CMOS- Signalverzögerungsschaltung,

Fig. 1B ein Signalkurvendiagramm mit einer Eingangs- und einer Ausgangssignalkurve der bekannten CMOS-Signalver zögerungsschaltung nach Fig. 1A,

Fig. 1C eine graphische Darstellung der Zeitverzögerungs charakteristik des Schaltkreises nach Fig. 1A in Abhängig keit von der Speisepannung,

Fig. 2A einen Schaltplan einer CMOS-Signalverzögerungsschal tung mit einem bekannten NMOS-Kondensator,

Fig. 2B die C(V)-Abhängigkeit des NMOS-Kondensators des Schaltkreises nach Fig. 2A in graphischer Darstellung,

Fig. 3A einen Schaltplan einer CMOS-Signalverzögerungs schaltung mit einem bekannten PMOS-Kondensator,

Fig. 3B die C(V) -Abhängigkeit des PMOS-Kondensators des Schaltkreises nach Fig. 3A in graphischer Darstellung,

Fig. 4A einen Schaltplan einer CMOS-Signalverzögerungs schaltung mit bekannten NMOS- und PMOS-Kondensatoren,

Fig. 4B die C(V) -Abhängigkeit des Schaltkreises nach Fig. 4A in graphischer Darstellung,

Fig. 5A einen Schaltplan einer bevorzugten Ausführungsform der CMOS-Signalverzögerungsschaltung gemäß der Erfindung,

Fig. 5B die C(V)-Abhängigkeit eines Lastelements mit Varak torcharakteristik des Schaltkreises nach Fig. 5A in graphischer Darstellung,

Fig. 6A eine symbolische Darstellung eines MOS-Varaktors,

Fig. 6B eine geometrische Darstellung des MOS-Varaktors der Fig. 6A,

Fig. 6C die C(V)-Abhängigkeit des MOS-Varaktors der Fig. 6A in graphischer Darstellung,

Fig. 7A eine symbolische Darstellung eines erfindungsgemä8en PMOS-Varaktors,

Fig. 7B die C(V) -Abhängigkeit des PMOS-Varaktors der Fig. 7A in graphischer Darstellung,

Fig. 8A eine symbolische Darstellung eines erfindungsgemäßen NMOS-Varaktors,

Fig. 8B die C(V)-Abhängigkeit des NMOS-Varaktors der Fig. 8A in graphischer Darstellung,

Fig. 9A eine symbolische Darstellung eines weiteren NMOS-Va raktors mit gegenüber Fig. 8A umgekehrtem Anschluß der Klemmenspannungen an den MOS-Kondensator,

Fig. 9B die C(V)-Abhängigkeit des NMOS-Varaktors der Fig. 9A in graphischer Darstellung,

Fig. 10A, 11A, 12A und 13A symbolische Darstellungen bevorzugter Ausführungsformen erfindungsgemäßer Kombinationen von Lastelementen mit Varaktorcharakteristik,

Fig. 10B, 11B, 12B und 13B die jeweils zugehörige C(V)-Abhängigkeit der kombinierten Lastelemente mit Varaktorcharakteristik der Fig. 10A, 11A, 12A und 13A in graphischer Darstellung,

Fig. 14A eine symbolische Darstellung einer modifizierten, erfindungsgemäßen Ausführungsform des Lastelementes,

Fig. 14B die C(V)-Abhängigkeit des Lastelementes der Fig. 14A in graphischer Darstellung,

Fig. 15A und 16A symbolische Darstellungen anderer, modifizierter, er findungsgemäßer Ausführungsformen kombinierter Lastele mente mit Varaktorcharakteristik und

Fig. 15B und 16B die jeweilige C(V)-Abhängigkeit der kombinierten Lastele mente mit Varaktorcharakteristik der Fig. 15A und 16A in graphischer Darstellung.

Vor Beschreibung der Erfindung seien zunächst bekannte Sig nalverzögerungsschaltungen erläutert.

Eine in Fig. 2A dargestellte, bekannte Signalverzögerungsschal tung besteht aus einer Treiberschaltungsstufe DRV und einem ka pazitiven Lastelement CL. Die Treiberschaltungsstufe DRV be steht aus einem CMOS-Inverter, in welchem zwischen eine Speise spannung Vcc und eine Massespannung Vss oder GND ein "pull-up" PMOS-Transistor PM mit einer Schwellenspannung VTP und ein "pull-down" NMOS-Transistor NM mit einer Schwellenspannung VTN eingeschleift sind, wobei ein Eingangssignal VIN zu den Gate elektroden der Transistoren geführt und ein Ausgangssignal Vo in Abhängigkeit vom Eingangssignal VIN an einen gemeinsamen Drainknoten getrieben wird. Das kapazitive Lastelement CL be steht aus einem NMOS-Kondensator, dessen Gateelektrode mit dem obigen gemeinsamen Drainknoten und dessen n⁺-Sourceelektrode (oder n⁺-Drainelektrode) mit der Massespannung Vss verbunden ist. Die Schwellenspannung VTNL des NMOS-Kondensators hat im allgemeinen denselben Wert wie die Schwellenspannung VTN des "pull-down" NMOS-Transistors NM der Treiberschaltungsstufe DRV.

Die zugehörige C(V)-Kennlinie dieser Signalverzögerungsschal tung ist in Fig. 2B gezeigt. Der NMOS-Kondensator besitzt einen hohen Inversionskapazitätswert in einem Bereich, in dem die Ausgangsspannung Vo größer als die Schwellenspannung VTNL = VTN ist, und einen Verarmungskapazitätswert in einem Bereich, in dem Vo kleiner als die Schwellenspannung VTNL = VTN ist. Inner halb des Fluktuationsbereichs der Speisespannung, z. B. zwischen 4 V und 6 V, behält deshalb der NMOS-Kondensator bei einer Norm speisespannung von 5 V einen hohen Inversionskapazitätswert bei. Trotz Fluktuationen der Speisespannung Vcc besitzt er deshalb einen konstanten Kapazitätswert innerhalb des allergrößten Teils des Spannungsbereiches, so daß die Signalverzögerungszeit bei kleinem Vcc länger und bei hohem Vcc kürzer ist. Die Verzöge rungszeit variiert in Abhängigkeit von den obigen Fluktuationen der Speisespannung, was die Betriebsgeschwindigkeit des Schalt kreissystems limitiert.

Der in Fig. 3A gezeigte Schaltkreis unterscheidet sich von dem jenigen der Fig. 2A dadurch, daß das kapazitive Lastelement CL aus einem PMOS-Kondensator besteht. Die Gateelektrode dieses PMOS-Transistors ist mit dem gemeinsamen Drainknoten der Trei berschaltungsstufe DRV und seine p⁺-Sourceelektrode (oder p⁺- Drainelektrode) mit der Speisespannung Vcc verbunden. Die C(V)- Kennlinie des Schaltkreises der Fig. 3A zeigt, daß der hohe Inversionskapazitätswert wie bei dem Schaltkreis der Fig. 2A innerhalb des größten Teils des Spannungsbereiches auf einem konstanten Wert bleibt.

Fig. 4A zeigt einen Schaltkreis mit einer Kombination des NMOS- Kondensators der Fig. 2A und des PMOS-Kondensators der Fig. 2B. Die C(V)-Kennlinie des Schaltkreises der Fig. 4A besitzt, wie in Fig. 4B dargestellt, die Eigenschaften der beiden Kennlinien der MOS-Transistoren in kombinierter Form,und die Lastkapazität der kombinierten Schaltung entspricht der Summe der hohen In versionskapazitätswerte des NMOS- und des PMOS-Kondensators. Der in Fig. 4A gezeigte Schaltkreis weist einen höheren Lastka pazitätswert auf als die Schaltkreise der Fig. 2A und 3A. Der Schaltkreis nach Fig. 4A behält ebenfalls unabhängig von der Speisespannung Vcc eine bestimmte Lastkapazität bei den meisten Betriebsspannungen innerhalb des Fluktuationsbereiches der Speisespannung Vcc bei.

Die bekannten Signalverzögerungsschaltungen sind daher derart aufgebaut, daß die Schwellenspannungen von Treiberschaltungs stufe DRV und dem als Lastelement CL dienenden MOS-Kondensator gleich groß sind, so daß innerhalb des Schwankungsbereichs der Speisespannung eine konstante Lastkapazität beibehalten bleibt, mit dem Ergebnis, daß sich die Signalverzögerungszeit bei klei nem Vcc verlängert und bei großem Vcc verkürzt. Die Signalver zögerungszeit ändert sich deshalb abhängig von Veränderungen der Speisespannung, woraus das Überlaufproblem resultiert, das bei hohem Vcc entsteht. Wenn das System so aufgebaut ist, daß eine vorbestimmte, der Betriebsbedingung bei hohem Vcc entspre chende Verzögerungszeit beibehalten werden soll, muß zur Ver hinderung dieses Problems die Verzögerungszeit bei kleinem Vcc verlängert werden, wodurch kein Betrieb des gesamten Schalt kreissystems mit hoher Geschwindigkeit erreichbar ist.

Als nächstes werden bevorzugte Ausführungsformen der Erfindung erläutert.

Fig. 5A zeigt eine erfindungsgemäße Signalverzögerungsschaltung, die eine Treiberschaltungsstufe DRV und ein Lastelement VCL mit Varaktorcharakteristik (i. e. ein Kondensator mit spannungsab hängiger Kapazität) enthält. Die Treiberschaltungsstufe DRV enthält einen "pull-up" PMOS-Transistor PM und einen "pull-down" NMOS-Transistor NM zwischen einer ersten Versorgungsspannung, wie z. B. einer Speisespannung Vcc, und einer zweiten Versor gungsspannung, wie z. B. einer Massespannung Vss oder 0 V. Die Treiberschaltungsstufe treibt die obigen "pull-up" und "pull down" Transistoren PM und NM mittels wenigstens eines Eingangs signals VIN1 bis VINN, um so die Ausgangsspannung Vo mit einem Spannungshub zwischen Speisespannung und Massespannung zum Aus gangsknoten N zu treiben, der an die miteinander verbundenen Drainelektroden der Transistoren PM und NM angeschlossen ist.

Das Lastelement VCL mit Varaktorcharakteristik besteht aus ei nem Varaktor, dessen eine Elektrode mit dem Ausgangsknoten N und dessen andere Elektrode mit einer Referenzspannung VR ver bunden ist.

Der obige Varaktor hat eine Kennlinienabhängigkeit einer effek tiven Kapazität Co.eff. von der Ausgangsspannung Vo, wie sie in Fig. 5B dargestellt ist. Im besonderen behält der eine spezifi sche Schwellenspannung VT aufweisende Varaktor einen minimalen Kapazitätswert bei, wenn die Ausgangsspannung kleiner als die Summe aus der Referenzspannung VR und der Schwellenspannung VT ist, und der Kapazitätswert steigt abhängig von der Ausgangs spannung Vo, wenn die Ausgangsspannung größer als diese Summe ist.

Wenn daher die Ausgangsspannung Vo auf dem Pegel der Speise spannung Vcc getrieben wird, steigt der effektive Kapazitäts wert des Varaktors entsprechend den Fluktuationen der Speise spannung Vcc. Er besitzt also beispielsweise eine effektive Ka pazität C1 bei einem kleinen Vcc von 4 V und eine effektive Ka pazität C3 bei einem hohen Vcc von 6 V.

Der Varaktor mit einer derartigen C(V)-Charakteristik kann aus einem PMOS- oder einem NMOS-Kondensator oder einer Kombination aus diesen bestehen.

Die Fig. 6A und 6B stellen einen PMOS-Varaktor symbolisch bzw. geometrisch dar. Wie aus Fig. 6B zu erkennen ist, ist der PMOS- Varaktor derart aufgebaut, daß eine Gateelektrodenschicht (3) bestimmter Breite (W) und bestimmter Länge (L) auf einem n-Si liziumsubstrat (1) gebildet ist, wobei dazwischen eine Gateiso lationsschicht (2) aus SiO₂ angeordnet ist, und daß eine p⁺- Sourceelektrodenschicht (4) (oder p⁺-Drainelektrodenschicht) durch Dotieren des n-Siliziumssubstrats (1) mit p⁺-Ionen an ei ner Seite der Gateelektrodenschicht (3) unter Benutzung dersel ben als Maske gebildet ist. Bei der Ionendotierung zur Erzeu gung der obigen p⁺-Sourceelektrodenschicht (4) wird über eine vorbestimmte Länge (1) durch seitliches Eindiffundieren der zum Dotieren des Siliziumssubstrats (1) dienenden Ionen ein Über lappungsbereich der Gateelektrodenschicht (3) mit der p⁺-Sour ceelektrodenschicht (4) gebildet.

Dieser PMOS-Varaktor weist eine vorbestimmte Schwellenspannung VTPL auf, die von der Fremdatomkonzentration im Kanalbereich, der Dicke und der Dielektrizitätkonstanten der Gateisolations schicht (2), etc. abhängt.

Fig. 6C zeigt die zu dem PMOS-Varaktor gehörige C(V)-Kennlinie. Wenn die Ausgangsspannung Vo an die Gateelektrode (3) und die Referenzspannung VR an die p⁺-Sourceelektrodenschicht (4) ge legt wird, verhält sich die Kapazität (C) zwischen Gate und Source wie folgt:

C = Co · W · l, falls Vo < VR + VTPL

C = Co · W · L, falls Vo < VR + VTPL .

Wenn demgemäß die Referenzspannung VR den Wert 0 V hat, ist der Kapazitätswert unterhalb der Schwellenspannung VTPL durch die Überlappungsfläche der Gateelektrodenschicht mit der Source elektrodenschicht und oberhalb der Schwellenspannung VTPL durch die gesamte Fläche der Gateelektrodenschicht bestimmt. Der Übergang zwischen beiden Kapazitätswerten tritt unterhalb von 1 V auf.

Der Spannungswert, bei welchem der Übergang des Kapazitätswer tes auftritt, kann daher mit dem Wert der Referenzspannung VR kontrolliert werden.

Bei obigem PMOS-Varaktor fällt jedoch der Kapazitätswert ober halb der Spannung, an welcher der Übergang auftritt, ab und steigt unterhalb dieser Spannung mit fallender Spannung, so daß dieses Lastelement VCL mit Varaktorcharakteristik nicht geeig net ist, die Aufgabe der vorliegenden Erfindung zu lösen.

Fig. 7A zeigt dagegen eine zur Fig. 6A konträre Verschaltung, wobei die Ausgangsspannung Vo an die p⁺-Sourceelektrodenschicht (4) und die Referenzspannung VR an die Gateelektrodenschicht (3) gelegt ist. Die in Fig. 7B gezeigte, zu dieser Verschaltung gehörige C(V)-Kennlinie hat die für die Erfindung benötigte C(V)-Charakteristik.

Fig. 8A stellt symbolisch einen NMOS-Varaktor dar. Bei diesem NMOS-Varaktor ist die Gateelektrode mit der Ausgangsspannung Vo und die n⁺-Sourceelektrode mit der Referenzspannung VR verbun den. Der NMOS-Varaktor weist deshalb einen hohen Inversionska pazitätswert Co·W·L auf, wenn die Ausgangsspannung Vo höher als die Summe von Referenzspannung VR und Schwellenspannung VTNL ist, und weist den Überlappkapazitätswert Co×W×1 auf, wenn Vo kleiner als diese Summe ist. Die Struktur der Verschaltung nach Fig. 8A hat daher ebenfalls die für die Erfindung notwendige C(V)-Charakteristik.

Fig. 9A stellt symbolisch einen weiteren NMOS-Varaktor dar, dessen Gateelektrode an die Referenzspannung VR und dessen n⁺- Sourceelektrode an die Ausgangsspannung Vo angeschlossen ist. Die C(V)-Kennlinie des NMOS-Varaktors nach Fig. 9A ist in Fig. 9B illustriert. Daraus ist ersichtlich, daß die C(V)-Charakter istik des NMOS-Varaktors mit gegenüber der Fig. 8A umgekehrter Verschaltung nicht die für die Erfindung gewünschte ist.

Daher wird als Lastelement VCL mit Varaktorcharakteristik in der vorliegenden Erfindung ein PMOS-Varaktor nach Fig. 7A oder ein NMOS-Varaktor nach Fig. 8A mit der gewünschten C(V)-Charak teristik verwendet. Unter Bezugnahme auf die C(V)-Kennlinien in Fig. 7B und 8B ergibt sich die effektive Kapazität Co.eff. des Lastelementes VCL mit Varaktorcharakteristik in folgender Wei se.

Für den Fall, daß die Ausgangsspannung Vo sich innerhalb des gesamten Bereichs zwischen 0 V und Vcc verändert,ist der Gesamt betrag an elektrischer Ladung, der zur Änderung der Ausgangs spannung am Treibertransistor benötigt wird, durch folgende Gleichung gegeben:

wobei QT proportional zur schraffierten Fläche in den Fig. 7B und 8B ist. Entsprechend ist die effektive Lastkapazität Co.eff durch folgende Gleichung bestimmt:

Die effektive Lastkapazität Co.eff. ist also proportional zum sich aus dem Integral über die Ausgangsspannung Vo ergebenden Gesamtbetrag der elektrischen Ladung QT. Durch geeignetes Set zen der Referenzspannung VR kann deshalb eine effektive Lastka pazität erhalten werden, wie sie durch die durchgezogene Linie in Fig. 5B gegeben ist, welche in Abhängigkeit von der Ausgangs spannung Vo innerhalb des Fluktuationsbereiches der Speisespan nung Vcc anwächst. Da jedoch die Kapazität des Lastelementes VCL mit Varaktorcharakteristik nach Fig. 7A oder 8A im Fall ei nes kleinen Vcc kleiner als Cmax wird,wird die Verzögerungszeit der Signalverzögerungsschaltung kürzer. Als Ergebnis hiervon braucht eine längere, vorbestimmte Verzögerungszeit nicht vor gesehen werden.

In den Fig. 10A, 11A, 12A und 13A sind einige bevorzugte Aus führungsformen der Erfindung mit einem Lastelement mit Varak torcharakteristik dargestellt, die aus Kombinationen der CMOS- und NMOS-Varaktoren aufgebaut sind, um eine zufriedenstellende effektive Lastkapazität zu erhalten.

Wie in den Fig. 10B, 11B, 12B und 13B gezeigt, erreicht die Lastkapazität des kombinierten Lastelements mit Varaktorcharak teristik den konstanten effektiven Wert bei kleinem Vcc, so daß die gewünschte Verzögerungszeit erhalten wird. Hierbei kann die Schwellenspannung VTPL des zwischen den Ausgangsanschluß N und Masse eingeschleiften PMOS-Varaktors gleich oder verschieden sein von der Schwellenspannung VTP des PMOS-Transistors PM der Treiberschaltungsstufe DRV. Die erfindungsgemäß gewünschte C(V)-Charakteristik kann also unter jeder der beiden folgenden Bedingungen erhalten werden:

|VTPL | = |VTP | oder |VTPL | ≠ |VTP | .

Da im Fall eines zwischen den Ausgangsanschluß N und Masse ein geschleiften NMOS-Varaktors ein Anreicherungszustand im Bereich unterhalb der Schwellenspannung VTNL auftritt, wenn dieser so aufgebaut ist, daß er eine größere Schwellenspannung VTNL hat als die Schwellenspannung VTN des NMOS-Transistors NM der Trei berschaltungsstufe DRV, weist er einen den Wert Cmin überstei genden Anreichungskapazitätswert auf, so daß die erfindungsge mäß gewünschte C(V)-Charakteristik nicht erhalten werden kann.

Das in Fig. 14A dargestellte Lastelement VCL mit Varaktorcha rakteristik besteht aus einem PMOS-Varaktor, dessen p⁺-Source elektrode an die Ausgangsspannung Vo und dessen Gateelektrode an die Massespannung Vss angeschlossen ist und der eine Schwel lenspannung VTPL größer als die Schwellenspannung VTP des PMOS- Transistors PM der Treiberschaltungsstufe DRV besitzt. Der PMOS- Varaktor der Fig. 14A weist eine in Fig. 14B gezeigte, erfin dungsgemäß gewünschte C(V)-Kennlinie auf und besitzt eine effektive Lastkapazität, die innerhalb des Schwankungsbereiches der Speisespannung Vcc in Abhängigkeit von der Ausgangsspannung Vo variierend mit dem Wert der Schwellenspannung VTPL anwächst.

Im Fall der Verwendung des PMOS-Varaktors der Fig. 14A ist des halb bei dieser Ausführungsform die Zuführung einer separaten Referenzspannung VR nicht erforderlich.

In den Fig. 15A und 16A sind kombinierte Lastelemente mit Va raktorcharakteristik dargestellt, in denen jeweils ein weiterer PMOS- oder NMOS-Varaktor zu dem Lastelement mit Varaktorcharak teristik der Fig. 14A hinzugefügt ist, um selbst bei kleinem Vcc die konstante effektive Lastkapazität beizubehalten.

Die Fig. 15B und 16B zeigen jeweils die C(V)-Kennlinien der kombinierten Lastelemente mit Varaktorcharakteristik. In diesen Fällen gibt es keine Einschränkung für die Schwellenspannung des PMOS-Varaktors hinsichtlich eines Anwachsens der Kapazität bei kleinem Vcc, es ist jedoch wünschenswert, daß die Schwel lenspannung VTNL des NMOS-Varaktors nicht auf einen Wert größer als die Schwellenspannung VTN des NMOS-Transistors NM der Trei berschaltungsstufe DRV gesetzt wird.

Um das Problem zu lösen, daß die Verzögerungscharakteristik der in integrierten CMOS-Halbleiterschaltkreisen verwendeten Sig nalübertragungsschaltung von Spannungsänderungen abhängt und dadurch die Betriebsgeschwindigkeit begrenzt, hält die vorlie gende Erfindung, wie oben beschrieben, die Verzögerungscharak teristik der Signalübertragungsschaltung mittels eines MOS-Va raktors oder eines solche Elemente kombinierenden Schaltkreises unabhängig von Spannungsänderungen der Speisespannung, so daß eine hohe Betriebsgeschwindigkeit des integrierten CMOS-Halb leiterschaltkreises erhalten und die Zuverlässigkeit verbessert wird.

Claims

1. Signalverzögerungsschaltung mit:
einer Treiberschaltungsstufe (DRV), die zwischen einer Speisespannung (Vcc) und einer Massespannung (Vss) einge schleift ist und einen "pull-up" PMOS-Transistor (PM) sowie
einen "pull-down" NMOS-Transistor (NM) mit jeweils vorbe stimmten Schwellenspannungen (VTP, VTN) beinhaltet und zum Treiben eines Ausgangssignals (Vo) in einem Bereich zwischen der Speisespannung (Vcc) und der Massespannung (Vss) an einen gemeinsamen Drainknoten (N) der Transistoren (PM, NM) in Abhängigkeit von wenigstens einem Eingangssignal (VIN1 bis VINN) dient,
gekennzeichnet durch ein Lastelement (VCL) mit Varaktor charakteristik, welches mit dem gemeinsamen Drainknoten (N) verbunden ist und eine Kapazität aufweist, die mit steigender Speisespannung (Vcc) innerhalb deren Schwankungsbereich anwächst.

2. Signalverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Lastelement (VCL) mit Varaktorcharakte ristik einen MOS-Varaktor enthält, der zwischen das Ausgangs signal (Vo) des gemeinsamen Drainknotens N und eine Referenz spannung VR eingeschleift ist.

3. Signalverzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der MOS-Varaktor einen ersten PMOS-Varaktor enthält, dessen p⁺-Sourceelektrode mit dem Ausgangssignal (Vo) und dessen Gateelektrode mit der Referenzspannung (VR) verbunden ist.

4. Signalverzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der MOS-Varaktor einen ersten NMOS-Varaktor enthält, dessen n⁺-Sourceelektrode mit der Referenzspannung (VR) und dessen Gateelektrode mit dem Ausgangssignal (Vo) ver bunden ist.

5. Signalverzögerungsschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der MOS-Varaktor des weiteren einen zweiten PMOS-Varaktor enthält, dessen p⁺-Sourceelektrode mit dem Ausgangssignal (Vo) und dessen Gateelektrode mit der Masse spannung (Vss) verbunden ist.

6. Signalverzögerungsschaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der MOS-Varaktor des weiteren einen zweiten NMOS-Varaktor enthält, dessen Gateelektrode mit dem Ausgangssignal (Vo) und dessen n⁺-Sourceelektrode mit der Massespannung verbunden und dessen Schwellenspannung nicht größer ist als diejenige des "pull-down" NMOS-Transistors (NM).

7. Signalverzögerungsschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Referenzspannung (VR) einen Spannungswert zwischen der Speisespannung (Vcc) und der Massespannung (Vss) aufweist.

8. Signalverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Lastelement (VCL) mit Varaktorcharakte ristik einen ersten PMOS-Varaktor enthält, dessen p⁺-Source elektrode mit dem dem gemeinsamen Drainknoten (N) zugeführten Ausgangssignal und dessen Gateelektrode mit der Massespannung (Vss) verbunden ist.

9. Signalverzögerungsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß das Lastelement (VCL) mit Varaktorcharakte ristik des weiteren einen zweiten PMOS-Varaktor enthält, dessen p⁺-Sourceelektrode mit dem Ausgangssignal (Vo) und dessen Gate elektrode mit der Massespannung (Vss) verbunden und dessen Schwellenspannung (VTPL2) gleich groß ist wie diejenige (VTP) des "pull-up" PMOS-Transistors (PM) der Treiberschaltungsstufe (DRV).

10. Signalverzögerungsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß das Lastelement (VCL) mit Varaktorcharakte ristik des weiteren einen NMOS-Varaktor enthält, dessen Gate elektrode mit dem Ausgangssignal (Vo) und dessen n⁺-Source elektrode mit der Massespannung (Vss) verbunden und dessen Schwellenspannung (VTNL) gleich groß ist wie diejenige (VTN) des "pull-down" NMOS-Transistors (NM) der Treiberschaltungs stufe (DRV).