JP3338758B2 - 遅延回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は遅延回路に関し、特
に電源ノイズの影響を低減した遅延回路に関する。
に電源ノイズの影響を低減した遅延回路に関する。
【０００２】
【従来の技術】ディジタル回路において、任意の信号の
遅延信号を得る場合、インバータ及び抵抗と容量を用い
て充放電時間を利用した遅延回路が多用されている。
遅延信号を得る場合、インバータ及び抵抗と容量を用い
て充放電時間を利用した遅延回路が多用されている。
【０００３】従来の遅延回路は、図５に示すようにＰチ
ャネルトランジスタ３とＮチャネルトランジスタ４から
なるインバータ１０１と、Ｐチャネルトランジスタ５と
Ｎチャネルトランジスタ６からなるインバータ１０２
と、インバータ１０１の出力端とインバータ１０２の入
力端との間に接続された抵抗７と、抵抗７の一端と接地
間に挿入されたコンデンサ８と、インバータ１０１のゲ
ートが接続した入力端子１とインバータ１０２の出力信
号を取り出す出力端子２とから構成され、抵抗７とコン
デンサ８で積分回路１０３を構成している。また、Ｐチ
ャネルトランジスタ３，５のソースは共に電源Ｖｄｄに
接続され、Ｎチャネルトランジスタ４，６のソースは共
に接地に接続されている。
ャネルトランジスタ３とＮチャネルトランジスタ４から
なるインバータ１０１と、Ｐチャネルトランジスタ５と
Ｎチャネルトランジスタ６からなるインバータ１０２
と、インバータ１０１の出力端とインバータ１０２の入
力端との間に接続された抵抗７と、抵抗７の一端と接地
間に挿入されたコンデンサ８と、インバータ１０１のゲ
ートが接続した入力端子１とインバータ１０２の出力信
号を取り出す出力端子２とから構成され、抵抗７とコン
デンサ８で積分回路１０３を構成している。また、Ｐチ
ャネルトランジスタ３，５のソースは共に電源Ｖｄｄに
接続され、Ｎチャネルトランジスタ４，６のソースは共
に接地に接続されている。
【０００４】一般に知られているように、入力端子１に
入力する入力信号Ｖｉｎはインバータ１０１によって反
転出力し、積分回路１０３によって積分されるとともに
波形がなまる。この信号をインバータ１０２に入力する
ことで波形整形し、入力信号に対しｔｄだけ遅れた入力
信号Ｖｉｎと同相の出力信号Ｖｏｕｔが出力端子２に出
力される。
入力する入力信号Ｖｉｎはインバータ１０１によって反
転出力し、積分回路１０３によって積分されるとともに
波形がなまる。この信号をインバータ１０２に入力する
ことで波形整形し、入力信号に対しｔｄだけ遅れた入力
信号Ｖｉｎと同相の出力信号Ｖｏｕｔが出力端子２に出
力される。
【０００５】次に図５に示すアナログ遅延回路の動作
を、図６に示す信号波形図を参照してより詳細に説明す
る。
を、図６に示す信号波形図を参照してより詳細に説明す
る。
【０００６】いま、図６（ｂ）の時刻ｔ０において入力
信号Ｖｉｎが接地レベルとすると、Ｐチャネルトランジ
スタ３がオンし、電源からＰチャネルトランジスタ３を
介して積分回路１０３に充電するため、積分回路１０３
の出力端９の信号ｖ１は、図６（ｃ）に示すように電源
電圧Ｖｄｄ（０）となる。従って、Ｎチャネルトランジ
スタ６がオンし、出力信号Ｖｏｕｔは図６（ｄ）に示す
ように接地レベルとなる。
信号Ｖｉｎが接地レベルとすると、Ｐチャネルトランジ
スタ３がオンし、電源からＰチャネルトランジスタ３を
介して積分回路１０３に充電するため、積分回路１０３
の出力端９の信号ｖ１は、図６（ｃ）に示すように電源
電圧Ｖｄｄ（０）となる。従って、Ｎチャネルトランジ
スタ６がオンし、出力信号Ｖｏｕｔは図６（ｄ）に示す
ように接地レベルとなる。
【０００７】次に、図６（ｂ）に示す時刻ｔ１で入力信
号Ｖｉｎが接地レベルから電源電圧Ｖｄｄ（０）に立ち
上がると、Ｐチャネルトランジスタ３がオフしＮチャネ
ルトランジスタ４がオンするため、コンデンサ８に充電
されていた電荷は抵抗７及びＮチャネルトランジスタ４
を介して接地に放電する。ここで、抵抗７の抵抗値Ｒに
対してＮチャネルトランジスタ４のオン抵抗が十分小さ
く無視できるとし、コンデンサ８の容量値をＣ，ｔを時
間とすると信号ｖ１は次式で計算される。
号Ｖｉｎが接地レベルから電源電圧Ｖｄｄ（０）に立ち
上がると、Ｐチャネルトランジスタ３がオフしＮチャネ
ルトランジスタ４がオンするため、コンデンサ８に充電
されていた電荷は抵抗７及びＮチャネルトランジスタ４
を介して接地に放電する。ここで、抵抗７の抵抗値Ｒに
対してＮチャネルトランジスタ４のオン抵抗が十分小さ
く無視できるとし、コンデンサ８の容量値をＣ，ｔを時
間とすると信号ｖ１は次式で計算される。
【０００８】 ｖ１＝Ｖｄｄ（０）・ｅｘｐ（−ｔ／ＣＲ） ・・・（１） ここで、インバータ１０２のしきい値をＶｄｄ（０）／
２とすると、出力信号Ｖｏｕｔが接地レベルから電源電
圧Ｖｄｄ（０）となるまでの時間ｔｄは、（１）式でｖ
１＝Ｖｄｄ（０）／２として次の（２）式により求める
ことができる。
２とすると、出力信号Ｖｏｕｔが接地レベルから電源電
圧Ｖｄｄ（０）となるまでの時間ｔｄは、（１）式でｖ
１＝Ｖｄｄ（０）／２として次の（２）式により求める
ことができる。
【０００９】 ｔｄ＝ＣＲ・ｌｎ２ ・・・（２） すなわち、図６（ｃ）からわかるように、信号ｖ１が時
刻ｔ１から遅延時間ｔｄだけ経過し電源電圧Ｖｄｄ
（０）からＶｄｄ（０）／２に減衰すると、インバータ
１０２は反転し出力信号Ｖｏｕｔは、図６（ｄ）に示す
ように電源電圧Ｖｄｄ（０）となる。
刻ｔ１から遅延時間ｔｄだけ経過し電源電圧Ｖｄｄ
（０）からＶｄｄ（０）／２に減衰すると、インバータ
１０２は反転し出力信号Ｖｏｕｔは、図６（ｄ）に示す
ように電源電圧Ｖｄｄ（０）となる。
【００１０】同様に、図６（ｂ）に示す時刻ｔ２で入力
信号Ｖｉｎが電源電圧Ｖｄｄ（０）から接地レベルに立
ち下がる場合も、図６（ｄ）に示すように出力信号Ｖｏ
ｕｔは（２）式で計算される遅延時間ｔｄだけ入力信号
Ｖｉｎに遅れて立ち下がる。従って、図５に示す遅延回
路において、必要な遅延時間ｔｄを得るためのＣＲを
（２）式を用いて計算することができる。
信号Ｖｉｎが電源電圧Ｖｄｄ（０）から接地レベルに立
ち下がる場合も、図６（ｄ）に示すように出力信号Ｖｏ
ｕｔは（２）式で計算される遅延時間ｔｄだけ入力信号
Ｖｉｎに遅れて立ち下がる。従って、図５に示す遅延回
路において、必要な遅延時間ｔｄを得るためのＣＲを
（２）式を用いて計算することができる。
【００１１】次に、電源にノイズが重畳した場合の遅延
回路の動作について説明する。
回路の動作について説明する。
【００１２】いま、図６（ａ）の時刻ｔ３で電源に数ナ
ノ秒から数十ナノ秒のスパイクノイズが重畳したと仮定
する。積分回路１０３の時定数はスパイクノイズの時間
幅よりも十分大きいので、積分回路１０３はスパイクノ
イズに対して応答せず、信号ｖ１は、時刻ｔ３以降も図
６（ｃ）に示すように電源電圧Ｖｄｄのまま推移する。
ノ秒から数十ナノ秒のスパイクノイズが重畳したと仮定
する。積分回路１０３の時定数はスパイクノイズの時間
幅よりも十分大きいので、積分回路１０３はスパイクノ
イズに対して応答せず、信号ｖ１は、時刻ｔ３以降も図
６（ｃ）に示すように電源電圧Ｖｄｄのまま推移する。
【００１３】一方、インバータ１０２はＰチャネルトラ
ンジスタ及びＮチャネルトランジスタのソースをそれぞ
れ電源と接地に接続しており、応答速度も早いのでスパ
イクノイズに応答し、しきい値は電源電圧の変化ととも
に高速に変化する。
ンジスタ及びＮチャネルトランジスタのソースをそれぞ
れ電源と接地に接続しており、応答速度も早いのでスパ
イクノイズに応答し、しきい値は電源電圧の変化ととも
に高速に変化する。
【００１４】従って、図６（ａ）の時刻ｔ４で電源電圧
が２Ｖｄｄ（０）になったとすると、インバータ１０２
のしきい値は時刻ｔ４でＶｄｄ（０）となり、本来イン
バータ１０２にとってハイレベルであるはずの電源電圧
Ｖｄｄ（０）がロウレベルとなるため、インバータ１０
２は接地レベルを出力すべきところを電源電圧に対応し
たハイレベルを出力し、誤動作する。
が２Ｖｄｄ（０）になったとすると、インバータ１０２
のしきい値は時刻ｔ４でＶｄｄ（０）となり、本来イン
バータ１０２にとってハイレベルであるはずの電源電圧
Ｖｄｄ（０）がロウレベルとなるため、インバータ１０
２は接地レベルを出力すべきところを電源電圧に対応し
たハイレベルを出力し、誤動作する。
【００１５】
【発明が解決しようとする課題】上述した従来の遅延回
路は、遅延時間を決める容量の一方の電極を接地レベル
または電源レベルのどちらか片方にしか接続していない
ので、容量と抵抗で構成される積分回路の出力信号は、
ＣＲで定まる時定数でスパイクノイズに比してゆっくり
とした変化をする。
路は、遅延時間を決める容量の一方の電極を接地レベル
または電源レベルのどちらか片方にしか接続していない
ので、容量と抵抗で構成される積分回路の出力信号は、
ＣＲで定まる時定数でスパイクノイズに比してゆっくり
とした変化をする。
【００１６】一方、インバータのしきい値は瞬時に変化
するため、電源にノイズが重畳したとき、積分回路の出
力を入力とするインバータのしきい値は急激に上昇す
る。このため、本来インバータにとって、ハイレベルで
あるはずの積分回路の出力電圧がロウレベルとなり、遅
延回路の出力は瞬時的に電源電圧に追従したハイレベル
となって誤動作する。
するため、電源にノイズが重畳したとき、積分回路の出
力を入力とするインバータのしきい値は急激に上昇す
る。このため、本来インバータにとって、ハイレベルで
あるはずの積分回路の出力電圧がロウレベルとなり、遅
延回路の出力は瞬時的に電源電圧に追従したハイレベル
となって誤動作する。
【００１７】このため、本発明の目的は電源及び接地に
対してノイズが重畳しても誤動作しない遅延回路を提供
することにある。
対してノイズが重畳しても誤動作しない遅延回路を提供
することにある。
【００１８】さらに本発明の目的は、レイアウト面積を
増加することなく、所望の遅延時間を設定することがで
きる遅延回路を提供することにある。
増加することなく、所望の遅延時間を設定することがで
きる遅延回路を提供することにある。
【００１９】
【課題を解決するための手段】そのため、本発明による
遅延回路は、入力端に印加された入力信号を積分回路に
入力し、前記積分回路の出力を波形整形回路に入力し、
前記波形整形回路の出力端から前記入力信号を遅延させ
た出力信号を取り出す遅延回路において、前記積分回路
は、前記入力端と接地間に接続した第１のコンデンサ
と、前記入力端子と電源間に接続した第２のコンデンサ
とを備え、前記波形整形回路は、インバータ回路を備
え、前記第１のコンデンサと前記第２のコンデンサとの
共通接点から前記積分回路の出力を前記インバータに入
力し、ａを１以上の定数として前記インバータ回路のし
きい値を（電源電圧／ａ）とし、前記第１のコンデンサ
と前記第２のコンデンサの容量比を（ａ−１）としたこ
とを特徴としている。
遅延回路は、入力端に印加された入力信号を積分回路に
入力し、前記積分回路の出力を波形整形回路に入力し、
前記波形整形回路の出力端から前記入力信号を遅延させ
た出力信号を取り出す遅延回路において、前記積分回路
は、前記入力端と接地間に接続した第１のコンデンサ
と、前記入力端子と電源間に接続した第２のコンデンサ
とを備え、前記波形整形回路は、インバータ回路を備
え、前記第１のコンデンサと前記第２のコンデンサとの
共通接点から前記積分回路の出力を前記インバータに入
力し、ａを１以上の定数として前記インバータ回路のし
きい値を（電源電圧／ａ）とし、前記第１のコンデンサ
と前記第２のコンデンサの容量比を（ａ−１）としたこ
とを特徴としている。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１は本発明の実施の形態を示す回路図で
あり、インバータ１０１，１０２と入力端子１及び出力
端子２の構成は図５に示す従来の遅延回路と同様であ
る。積分回路１０４は抵抗７とコンデンサ１０，１１か
ら構成され、コンデンサ１０，１１の共通接点は積分回
路１０４の出力端１２に接続し、コンデンサ１０，１１
の他の電極はそれぞれ接地及び電源に接続する。
あり、インバータ１０１，１０２と入力端子１及び出力
端子２の構成は図５に示す従来の遅延回路と同様であ
る。積分回路１０４は抵抗７とコンデンサ１０，１１か
ら構成され、コンデンサ１０，１１の共通接点は積分回
路１０４の出力端１２に接続し、コンデンサ１０，１１
の他の電極はそれぞれ接地及び電源に接続する。
【００２２】本実施の形態による遅延回路の動作は、図
６に示す従来の遅延回路の動作と基本的には同様であ
り、入力端子１に入力する入力信号Ｖｉｎはインバータ
１０１によって反転出力し、積分回路１０４によって積
分されるとともに波形がなまる。この信号をインバータ
１０２に入力することで波形整形し、入力信号に対しｔ
ｄだけ遅れた入力信号Ｖｉｎと同相の出力信号Ｖｏｕｔ
が出力端子２に出力される。
６に示す従来の遅延回路の動作と基本的には同様であ
り、入力端子１に入力する入力信号Ｖｉｎはインバータ
１０１によって反転出力し、積分回路１０４によって積
分されるとともに波形がなまる。この信号をインバータ
１０２に入力することで波形整形し、入力信号に対しｔ
ｄだけ遅れた入力信号Ｖｉｎと同相の出力信号Ｖｏｕｔ
が出力端子２に出力される。
【００２３】次に図１に示す遅延回路の動作を、図２に
示す信号波形図を参照してより詳細に説明する。
示す信号波形図を参照してより詳細に説明する。
【００２４】いま、図２（ｂ）の時刻ｔ０において入力
信号Ｖｉｎが接地レベルとすると、Ｐチャネルトランジ
スタ３がオンし、電源からＰチャネルトランジスタ３を
介して積分回路１０４に充電するため、積分回路１０４
の出力端１２の信号Ｖ２は、図２（ｃ）に示すように電
源電圧Ｖｄｄ（０）となる。従って、Ｎチャネルトラン
ジスタ６がオンし、出力信号Ｖｏｕｔは図２（ｄ）に示
すように接地レベルとなる。このときの積分回路１０４
の等価回路図を図３（ａ）に示す。ここで、ＳＷはイン
バータ１０１を等価的に表している。
信号Ｖｉｎが接地レベルとすると、Ｐチャネルトランジ
スタ３がオンし、電源からＰチャネルトランジスタ３を
介して積分回路１０４に充電するため、積分回路１０４
の出力端１２の信号Ｖ２は、図２（ｃ）に示すように電
源電圧Ｖｄｄ（０）となる。従って、Ｎチャネルトラン
ジスタ６がオンし、出力信号Ｖｏｕｔは図２（ｄ）に示
すように接地レベルとなる。このときの積分回路１０４
の等価回路図を図３（ａ）に示す。ここで、ＳＷはイン
バータ１０１を等価的に表している。
【００２５】次に、図２（ｂ）に示す時刻ｔ１で入力信
号Ｖｉｎが接地レベルから電源電圧Ｖｄｄ（０）に立ち
上がると、Ｐチャネルトランジスタ３がオフしＮチャネ
ルトランジスタ４がオンするため、コンデンサ１０に充
電されていた電荷は抵抗７及びＮチャネルトランジスタ
４を介して接地に放電するとともに、コンデンサ１１に
充電されていた電荷も同時に放電する。
号Ｖｉｎが接地レベルから電源電圧Ｖｄｄ（０）に立ち
上がると、Ｐチャネルトランジスタ３がオフしＮチャネ
ルトランジスタ４がオンするため、コンデンサ１０に充
電されていた電荷は抵抗７及びＮチャネルトランジスタ
４を介して接地に放電するとともに、コンデンサ１１に
充電されていた電荷も同時に放電する。
【００２６】ここで、抵抗７の抵抗値Ｒに対してＮチャ
ネルトランジスタ４のオン抵抗が十分小さく無視できる
とし、図３（ｂ）示す積分回路１０４の等価回路図をも
とに積分回路１０４の時定数を計算する。
ネルトランジスタ４のオン抵抗が十分小さく無視できる
とし、図３（ｂ）示す積分回路１０４の等価回路図をも
とに積分回路１０４の時定数を計算する。
【００２７】図３（ｂ）でコンデンサ１０，１１を流れ
る電流をそれぞれｉ１，ｉ２、コンデンサ１０，１１の
両端の電圧をそれぞれＶ１，Ｖ２、電源電圧をＶｄｄと
し、抵抗７に流れる電流をｉ３とすると次式が得られ
る。
る電流をそれぞれｉ１，ｉ２、コンデンサ１０，１１の
両端の電圧をそれぞれＶ１，Ｖ２、電源電圧をＶｄｄと
し、抵抗７に流れる電流をｉ３とすると次式が得られ
る。
【００２８】 ｉ１＝ｉ２＋ｉ３ ・・・（３） Ｖ１＋Ｖ２＝Ｖｄｄ ・・・（４） Ｖ２＝Ｒ・ｉ３ ・・・（５） ｉ１＝Ｃ１・（ｄＶ１／ｄｔ） ・・・（６） ｉ２＝Ｃ２・（ｄＶ２／ｄｔ） ・・・（７） （３）〜（７）式より積分回路１０４の出力電圧Ｖ２を
解くと次式を得る。
解くと次式を得る。
【００２９】 Ｖ２＝Ｖｄｄ・ｅｘｐ（−ｔ／（Ｒ・（Ｃ１＋Ｃ２）））・・（８） また、インバータ１０２のしきい値をＶｄｄ（０）／２
とすると、出力信号Ｖｏｕｔが接地レベルから電源電圧
Ｖｄｄ（０）となるまでの時間ｔｄ’は、（２）式と同
様に次式で計算される。
とすると、出力信号Ｖｏｕｔが接地レベルから電源電圧
Ｖｄｄ（０）となるまでの時間ｔｄ’は、（２）式と同
様に次式で計算される。
【００３０】 ｔｄ’＝（Ｃ１＋Ｃ２）Ｒ・ｌｎ２ ・・・（９） 同様に、図２（ｂ）に示す時刻ｔ２で入力信号Ｖｉｎが
電源電圧Ｖｄｄ（０）から接地レベルに立ち下がる場合
も、図２（ｄ）に示すように出力信号Ｖｏｕｔは（９）
式で計算される遅延時間ｔｄだけ入力信号Ｖｉｎに遅れ
て立ち下がる。従って、図１に示す遅延回路において、
必要な遅延時間ｔｄを得るための（Ｃ１＋Ｃ２）Ｒを
（９）式を用いて計算することができる。
電源電圧Ｖｄｄ（０）から接地レベルに立ち下がる場合
も、図２（ｄ）に示すように出力信号Ｖｏｕｔは（９）
式で計算される遅延時間ｔｄだけ入力信号Ｖｉｎに遅れ
て立ち下がる。従って、図１に示す遅延回路において、
必要な遅延時間ｔｄを得るための（Ｃ１＋Ｃ２）Ｒを
（９）式を用いて計算することができる。
【００３１】また、（９）式より時定数はコンデンサ１
０，１１の容量値Ｃ１とＣ２の和で定まることがわか
る。従って、図５に示す従来の積分回路１０３で時定数
を決めているコンデンサ８の容量値Ｃを容量値Ｃ１とＣ
２に分割し、すなわちＣ＝Ｃ１＋Ｃ２として積分回路１
０４の回路構成とすれば、コンデンサの面積を増やすこ
となく従来の遅延回路の遅延値ｔｄと同じ遅延値ｔｄ’
を実現することができる。
０，１１の容量値Ｃ１とＣ２の和で定まることがわか
る。従って、図５に示す従来の積分回路１０３で時定数
を決めているコンデンサ８の容量値Ｃを容量値Ｃ１とＣ
２に分割し、すなわちＣ＝Ｃ１＋Ｃ２として積分回路１
０４の回路構成とすれば、コンデンサの面積を増やすこ
となく従来の遅延回路の遅延値ｔｄと同じ遅延値ｔｄ’
を実現することができる。
【００３２】次に、電源にノイズが重畳した場合の遅延
回路の動作について説明する。
回路の動作について説明する。
【００３３】いま、図６（ａ）と同様に図２（ａ）の時
刻ｔ３で電源に数ナノ秒から数十ナノ秒のスパイクノイ
ズが重畳したと仮定する。このときの積分回路１０４の
等価回路は、ノイズのパルス幅が非常に狭いのでインバ
ータ１０１に電流が流れず図３（ａ）のＳＷが電源また
は接地のいずれにも接続されていない状態と見なすこと
ができ、一定の電源電圧Ｖｄｄ（０）にノイズが重畳し
た電源電圧をＶｄｄとすると、積分回路１０４の出力電
圧Ｖ２を次式で近似することができる。
刻ｔ３で電源に数ナノ秒から数十ナノ秒のスパイクノイ
ズが重畳したと仮定する。このときの積分回路１０４の
等価回路は、ノイズのパルス幅が非常に狭いのでインバ
ータ１０１に電流が流れず図３（ａ）のＳＷが電源また
は接地のいずれにも接続されていない状態と見なすこと
ができ、一定の電源電圧Ｖｄｄ（０）にノイズが重畳し
た電源電圧をＶｄｄとすると、積分回路１０４の出力電
圧Ｖ２を次式で近似することができる。
【００３４】 Ｖ２＝Ｖｄｄ／（１＋Ｃ２／Ｃ１） ・・・（１０） 一方、インバータ１０２のしきい値ＶｔはＶｄｄ／２と
して設計してあるので、（１０）式及びインバータ１０
２のしきい値Ｖｔは図４のようになる。図４からわかる
ように、Ｃ２／Ｃ１＝１すなわちＣ１＝Ｃ２のとき、積
分回路１０４の出力電圧Ｖ２とインバータ１０２のしき
い値Ｖｔは等しくなる。このため、電源にスパイクノイ
ズが重畳してもインバータ１０２は積分回路１０４の出
力電圧Ｖ２をハイレベルとして動作するため、インバー
タ１０２はロウレベルに反転せず、図１に示す本実施の
形態による遅延回路は電源にノイズが重畳しても誤動作
しない。
して設計してあるので、（１０）式及びインバータ１０
２のしきい値Ｖｔは図４のようになる。図４からわかる
ように、Ｃ２／Ｃ１＝１すなわちＣ１＝Ｃ２のとき、積
分回路１０４の出力電圧Ｖ２とインバータ１０２のしき
い値Ｖｔは等しくなる。このため、電源にスパイクノイ
ズが重畳してもインバータ１０２は積分回路１０４の出
力電圧Ｖ２をハイレベルとして動作するため、インバー
タ１０２はロウレベルに反転せず、図１に示す本実施の
形態による遅延回路は電源にノイズが重畳しても誤動作
しない。
【００３５】次に、インバータ１０２のしきい値Ｖｔが
Ｖｄｄ／ａ（ａは１以上の定数）の場合に容量Ｃ２と容
量Ｃ１の比Ｃ２／Ｃ１の決定方法について説明する。
Ｖｄｄ／ａ（ａは１以上の定数）の場合に容量Ｃ２と容
量Ｃ１の比Ｃ２／Ｃ１の決定方法について説明する。
【００３６】積分回路１０４の出力電圧Ｖ２は次式で与
えられる。
えられる。
【００３７】 Ｖ２＝Ｖｄｄ・Ｃ１／（Ｃ１＋Ｃ２） ・・・（１１） 出力電圧Ｖ２とインバータ１０２のしきい値Ｖｔが等し
いとすると、 Ｖｄｄ／ａ＝Ｖｄｄ・Ｃ１／（Ｃ１＋Ｃ２） ・・・（１２） となる。これより、 Ｃ２／Ｃ１＝ａ−１ ・・・（１３） を得る。すなわち、インバータ１０２のしきい値Ｖｔが
Ｖｄｄ／ａの場合、容量Ｃ２と容量Ｃ１の比が（１３）
式を満たせば、積分回路１０４の出力電圧Ｖ２とインバ
ータ１０２のしきい値Ｖｔが等しくなり、電源及び接地
にノイズが重畳しても誤動作しない。
いとすると、 Ｖｄｄ／ａ＝Ｖｄｄ・Ｃ１／（Ｃ１＋Ｃ２） ・・・（１２） となる。これより、 Ｃ２／Ｃ１＝ａ−１ ・・・（１３） を得る。すなわち、インバータ１０２のしきい値Ｖｔが
Ｖｄｄ／ａの場合、容量Ｃ２と容量Ｃ１の比が（１３）
式を満たせば、積分回路１０４の出力電圧Ｖ２とインバ
ータ１０２のしきい値Ｖｔが等しくなり、電源及び接地
にノイズが重畳しても誤動作しない。
【００３８】
【発明の効果】以上説明したように本発明の遅延回路
は、従来の遅延回路において遅延時間を決定しているコ
ンデンサを接地に対してのみ接続していたのを、全容量
値は変わらないようにコンデンサを複数に分割し、複数
に分割したコンデンサの一部を接地に対して接続すると
ともに、残りのコンデンサを電源に対して接続すること
により、遅延時間が従来の遅延回路の遅延時間と等し
く、レイアウト面積が増加することなく、電源及び接地
にノイズが重畳しても誤動作しないという効果が得られ
る。
は、従来の遅延回路において遅延時間を決定しているコ
ンデンサを接地に対してのみ接続していたのを、全容量
値は変わらないようにコンデンサを複数に分割し、複数
に分割したコンデンサの一部を接地に対して接続すると
ともに、残りのコンデンサを電源に対して接続すること
により、遅延時間が従来の遅延回路の遅延時間と等し
く、レイアウト面積が増加することなく、電源及び接地
にノイズが重畳しても誤動作しないという効果が得られ
る。
【図１】本発明の一つの実施の形態を示す回路図であ
る。
る。
【図２】本実施の形態の遅延回路の動作を説明するため
の信号波形図である。
の信号波形図である。
【図３】積分回路１０４の等価回路図である。
【図４】インバータ１０２のしきい値及び積分回路１０
４の出力電圧の電源電圧依存性を示す図である。
４の出力電圧の電源電圧依存性を示す図である。
【図５】従来の遅延回路を示す回路図である。
【図６】従来の遅延回路の動作を説明するための信号波
形図である。
形図である。
１ 入力端子 ２ 出力端子 ３，５ Ｐチャネルトランジスタ ４，６ Ｎチャネルトランジスタ ７ 抵抗 ８，１０，１１ コンデンサ ９，１２ 積分回路の出力端 １０１，１０２ インバータ １０３，１０４ 積分回路
Claims (1)
- 【請求項１】 入力端に印加された入力信号を積分回路
に入力し、前記積分回路の出力を波形整形回路に入力
し、前記波形整形回路の出力端から前記入力信号を遅延
させた出力信号を取り出す遅延回路において、 前記積分回路は、前記入力端と接地間に接続した第１の
コンデンサと、前記入力端子と電源間に接続した第２の
コンデンサとを備え、前記波形整形回路は、インバータ
回路を備え、前記第１のコンデンサと前記第２のコンデ
ンサとの共通接点から前記積分回路の出力を前記インバ
ータに入力し、ａを１以上の定数として前記インバータ
回路のしきい値を（電源電圧／ａ）とし、前記第１のコ
ンデンサと前記第２のコンデンサの容量比を（ａ−１）
としたことを特徴とする遅延回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02359097A JP3338758B2 (ja) | 1997-02-06 | 1997-02-06 | 遅延回路 |
| TW087101498A TW395090B (en) | 1997-02-06 | 1998-02-05 | Digital circuit |
| US09/019,727 US6121813A (en) | 1997-02-06 | 1998-02-06 | Delay circuit having a noise reducing function |
| EP98102112A EP0858161B1 (en) | 1997-02-06 | 1998-02-06 | Delay circuit using pulse shaping |
| DE69805670T DE69805670T2 (de) | 1997-02-06 | 1998-02-06 | Verzögerungsschaltung mit Pulsformung |
| KR1019980004692A KR100291259B1 (ko) | 1997-02-06 | 1998-02-06 | 디지탈회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02359097A JP3338758B2 (ja) | 1997-02-06 | 1997-02-06 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224191A JPH10224191A (ja) | 1998-08-21 |
| JP3338758B2 true JP3338758B2 (ja) | 2002-10-28 |
Family
ID=12114808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02359097A Expired - Fee Related JP3338758B2 (ja) | 1997-02-06 | 1997-02-06 | 遅延回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6121813A (ja) |
| EP (1) | EP0858161B1 (ja) |
| JP (1) | JP3338758B2 (ja) |
| KR (1) | KR100291259B1 (ja) |
| DE (1) | DE69805670T2 (ja) |
| TW (1) | TW395090B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023776B2 (ja) * | 1998-04-28 | 2000-03-21 | セイコーインスツルメンツ株式会社 | 遅延回路 |
| JP3586612B2 (ja) * | 2000-03-08 | 2004-11-10 | エルピーダメモリ株式会社 | 遅延回路 |
| JP3676213B2 (ja) * | 2000-09-05 | 2005-07-27 | シャープ株式会社 | 遅延回路及びそれを用いたリング発振器 |
| US20030048123A1 (en) * | 2001-08-29 | 2003-03-13 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| US6717789B2 (en) * | 2001-12-05 | 2004-04-06 | Honeywell International Inc. | Power supply rejection circuit for capacitively-stored reference voltages |
| JP3866594B2 (ja) * | 2002-03-15 | 2007-01-10 | Ｎｅｃエレクトロニクス株式会社 | 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法 |
| US6759880B2 (en) | 2002-06-13 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to a switched capacitor and method of operating same |
| US6753708B2 (en) | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| US7030668B1 (en) * | 2003-06-24 | 2006-04-18 | Xilinx, Inc. | Voltage detector |
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| JP2007220901A (ja) * | 2006-02-16 | 2007-08-30 | Elpida Memory Inc | 半導体装置 |
| TW200807872A (en) * | 2006-07-25 | 2008-02-01 | Princeton Technology Corp | Delay circuit |
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| JP2015162753A (ja) * | 2014-02-26 | 2015-09-07 | ソニー株式会社 | 回路、送受信機および通信システム |
| US20170358266A1 (en) * | 2016-06-13 | 2017-12-14 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Goa circuit and liquid crystal display |
| JP2019012944A (ja) * | 2017-06-30 | 2019-01-24 | 株式会社デンソー | クロック信号生成回路 |
| US10873325B2 (en) | 2018-10-12 | 2020-12-22 | Texas Instruments Incorporated | Robust noise immune, low-skew, pulse width retainable glitch-filter |
| US10776550B1 (en) * | 2019-04-14 | 2020-09-15 | Mediatek Inc. | Integrated circuit having timing fixing circuit that introduces no short-circuit current under normal operation and associated timing fixing cell in cell library |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883812A (en) * | 1971-12-20 | 1975-05-13 | Nasa | Diode-quad bridge circuit means |
| US4651270A (en) * | 1985-11-06 | 1987-03-17 | Westinghouse Electric Corp. | Delay circuit for inverter switches |
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| FR2625754B1 (fr) * | 1988-01-08 | 1992-01-10 | Saint Gobain Vitrage | Synthese de sels metalliques d'acides faibles et en particulier du formiate d'indium |
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| JPH02192A (ja) * | 1989-03-13 | 1990-01-05 | Seikagaku Kogyo Co Ltd | 新規合成基質 |
| JPH0812986B2 (ja) * | 1989-06-20 | 1996-02-07 | 日本電気株式会社 | 遅延回路 |
| KR930006228B1 (ko) * | 1990-07-20 | 1993-07-09 | 삼성전자 주식회사 | 신호지연회로 |
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| JPH0548433A (ja) * | 1991-08-16 | 1993-02-26 | Nippon Telegr & Teleph Corp <Ntt> | 多段分周器 |
| KR950002930B1 (ko) * | 1992-02-28 | 1995-03-28 | 주식회사파웰 | 축전지 제어회로 |
| JP2951802B2 (ja) * | 1992-08-07 | 1999-09-20 | シャープ株式会社 | クロック発生回路 |
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-
1997
- 1997-02-06 JP JP02359097A patent/JP3338758B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 TW TW087101498A patent/TW395090B/zh not_active IP Right Cessation
- 1998-02-06 DE DE69805670T patent/DE69805670T2/de not_active Expired - Fee Related
- 1998-02-06 US US09/019,727 patent/US6121813A/en not_active Expired - Lifetime
- 1998-02-06 EP EP98102112A patent/EP0858161B1/en not_active Expired - Lifetime
- 1998-02-06 KR KR1019980004692A patent/KR100291259B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW395090B (en) | 2000-06-21 |
| KR19980071403A (ko) | 1998-10-26 |
| EP0858161A2 (en) | 1998-08-12 |
| EP0858161B1 (en) | 2002-06-05 |
| KR100291259B1 (ko) | 2001-06-01 |
| US6121813A (en) | 2000-09-19 |
| DE69805670T2 (de) | 2002-09-26 |
| DE69805670D1 (de) | 2002-07-11 |
| EP0858161A3 (en) | 1999-11-17 |
| JPH10224191A (ja) | 1998-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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