JP4075082B2 - 位相差検出器及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、２個の信号間の位相差を検出する位相差検出器、及び、位相差検出器を内蔵してなる半導体装置に関する。
【０００２】
【従来の技術】
図１０は従来の位相差検出器の一例を示す回路図であり、図１０中、１、２は、それぞれ、位相差検出の対象である信号ＩＮ１、ＩＮ２が入力される入力端子、３、４はレジスタ回路、ＯＵＴ１、ＯＵＴ２は、それぞれ、レジスタ回路３、４の出力信号である。
【０００３】
また、図１１はレジスタ回路３、４の構成を示す回路図であり、図１１中、５はクロックドＣＭＯＳインバータ、６はクロックドＣＭＯＳインバータ７、８をリング接続してなるラッチ回路、９〜１４はｐＭＯＳトランジスタ、１５〜２０はｎＭＯＳトランジスタ、２１〜２４はＣＭＯＳインバータである。
【０００４】
したがって、レジスタ回路３は、信号ＩＮ２が低レベル（以下、Ｌレベルという）から高レベル（以下、Ｈレベルという）に反転すると、信号ＩＮ１をラッチし、レジスタ回路４は、信号ＩＮ１がＬレベルからＨレベルに反転すると、信号ＩＮ２をラッチすることになる。
【０００５】
即ち、信号ＩＮ１の位相が信号ＩＮ２の位相より進んでいる場合には、出力信号ＯＵＴ１＝Ｈレベル、出力信号ＯＵＴ２＝Ｌレベルとなり、信号ＩＮ１の位相が信号ＩＮ２の位相よりも遅れている場合には、出力信号ＯＵＴ１＝Ｌレベル、出力信号ＯＵＴ２＝Ｈレベルとなる。
【０００６】
【発明が解決しようとする課題】
この位相差検出器においては、信号ＩＮ１、ＩＮ２間の位相差がレジスタ回路３、４を構成するゲート回路の１段分の遅延時間以下になると、その構成上、レジスタ回路３、４は、入力端子ＩＮに入力される信号ＩＮ１、ＩＮ２の論理電圧値を正確に判断することができなくなり、精度の高い位相差検出を行うことができないという問題点があった。
【０００７】
本発明は、かかる点に鑑み、精度の高い位相差検出を行うことができるようにした位相差検出器、及び、クロック信号を必要とする内部回路に対して、外部クロック信号に位相同期した、かつ、位相同期精度の高いクロック信号を供給することができるようにした半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の位相差検出器は、第１の信号と、第２の信号と反転関係にある第３の信号とが、ともに所定の電圧値を越えている時間を第１の出力ノードにおける電圧変化に変換する第１の時電変換手段と、第２の信号と、第１の信号と反転関係にある第４の信号とが、ともに所定の電圧値を越えている時間を第２の出力ノードにおける電圧変化に変換する第２の時電変換手段とを備え、第１、第２の出力ノードの電圧を第１、第２の信号間の位相差検出信号として得るというものである。
【０００９】
本発明の位相差検出器においては、信号の位相差を電圧変化の大きさに変換するという手法を採用しているので、第１、第２の信号間の位相差が近接するようになっても、正確な位相差検出信号を得ることができる。
【００１０】
なお、第１の時電変換手段は、たとえば、電流入力電極に第１の電圧を印加され、電流出力電極を第１の出力ノードに接続され、制御電極に第５の信号を印加され、位相差を検出する前に、第１の出力ノードを第１の電圧にチャージする第１のしきい素子と、電流入力電極を第１の出力ノードに接続された第２のしきい素子と、電流入力電極を第２のしきい素子の電流出力電極に接続され、電流出力電極に第１の電圧よりも低電圧の第２の電圧が供給される第３のしきい素子とを設け、第２、第３のしきい素子の制御電極のうち、一方の制御電極に第１の信号を印加し、他方の制御電極に第３の信号を印加するようにすることで構成することができる。
【００１１】
また、第１の時電変換手段をこのように構成する場合には、第２の時電変換手段は、電流入力電極に第１の電圧を印加され、電流出力電極を第２の出力ノードに接続され、制御電極に第５の信号又は第５の信号と同相の第６の信号を印加され、位相差を検出する前に、第２の出力ノードを第１の電圧にチャージする第４のしきい素子と、電流入力電極を第２の出力ノードに接続された第５のしきい素子と、電流入力電極を第５のしきい素子の電流出力電極に接続され、電流出力電極に第２の電圧が供給される第６のしきい素子とを設け、第５、第６のしきい素子の制御電極のうち、一方の制御電極に第２の信号を印加し、他方の制御電極に第４の信号が印加するようにすることで構成することができる。
【００１２】
また、本発明の半導体装置は、外部から供給される第１のクロック信号を増幅する第１のバッファ回路と、この第１のバッファ回路から出力される第２のクロック信号を遅延する可変遅延回路と、この可変遅延回路から出力される第３のクロック信号が遅延されてなる第４のクロック信号が供給されるクロック信号を必要とする回路と、可変遅延回路とクロック信号を必要とする回路との間のクロック信号経路の一部を共通とし、第３のクロック信号を遅延させて、第４のクロック信号と位相同期した第５のクロック信号を得るためのクロック信号経路と、第５のクロック信号が入力される、第１のバッファ回路と同一構成の第２のバッファ回路と、この第２のバッファ回路から出力される第６のクロック信号と、第２のクロック信号との位相差を検出する本発明の位相差検出器と、この位相差検出器から出力される位相差検出信号に基づいて、第２のクロック信号と第６のクロック信号とが位相同期するように可変遅延回路の遅延時間を制御する制御回路とを備えて構成される。
【００１３】
なお、ここで、クロック信号経路とは、クロック信号用配線のみならず、インバータ等、トランジスタ等の配線素子以外の素子を有してなる回路を含む概念である。
【００１４】
本発明の半導体装置においては、クロック信号を必要とする回路に対して供給する第４のクロック信号を外部から供給される第１のクロック信号に位相同期させることができるが、位相差検出器として、本発明の位相差検出器を使用しているので、第４のクロック信号の第１のクロック信号に対する位相同期精度を高めることができる。
【００１５】
なお、容量値を２0対２1対２2対・・・２n（但し、ｎは正の整数）とする第１、第２・・・第ｎ＋１の容量と、制御回路により制御され、第１、第２・・・第ｎ＋１の容量のうち、任意の容量をクロック信号入力端からクロック信号出力端に至るクロック信号経路と接地との間に接続された遅延素子として選択する選択回路とを備えて可変遅延回路を構成する場合には、少ない素子数でより多くの遅延時間を設定することができ、回路規模の縮小化を図ることができる。
【００１６】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の位相差検出器の実施の第１〜第４の形態及び本発明の半導体装置の実施の形態の一例について説明する。
【００１７】
本発明の位相差検出器の実施の第１の形態・・図１、図２
図１は本発明の位相差検出器の実施の第１の形態を示す回路図であり、図１中、２６は位相差検出の対象である一方の信号ＩＮ１が入力される入力端子、２７は信号ＩＮ１により導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタである。
【００１８】
また、２８は位相差検出の対象である他方の信号ＩＮ２が入力される入力端子、２９は信号ＩＮ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００１９】
また、３０は信号ＩＮ２と反転関係にある信号／ＩＮ２が入力される入力端子、３１は信号／ＩＮ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２０】
また、３２は信号ＩＮ１と反転関係にある信号／ＩＮ１が入力される入力端子、３３は信号／ＩＮ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２１】
また、３４はリセット信号ＲＳＴ１が入力される入力端子、３５はリセット信号ＲＳＴ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２２】
また、３６はリセット信号ＲＳＴ１と同相のリセット信号ＲＳＴ２が入力される入力端子、３７はリセット信号ＲＳＴ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２３】
また、３８は出力信号ＯＵＴ１が出力される出力端子、３９は出力信号ＯＵＴ２が出力される出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。なお、ＶＤＤは電源電圧である。
【００２４】
なお、この例では、ｐＭＯＳトランジスタ３５及びｎＭＯＳトランジスタ２７、３１で第１の時電変換手段が構成されており、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ２９、３３で第２の時電変換手段が構成されている。
【００２５】
図２は本発明の位相差検出器の実施の第１の形態の動作を示す波形図であり、図２Ａは信号ＩＮ１、／ＩＮ２の電圧波形、図２Ｂは信号ＩＮ２、／ＩＮ１の電圧波形、図２Ｃは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、また、ＶＴＨｎはｎＭＯＳトランジスタ２７、２９、３１、３３のスレッショルド電圧である。
【００２６】
即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳＳで、ｎＭＯＳトランジスタ２７、２９の状態＝ＯＦＦ状態とされている状態がリセット状態とされ、この状態においては、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＳＳ、ｐＭＯＳトランジスタ３５、３７の状態＝ＯＮ状態とされ、ノード４０、４１は、寄生容量を利用して電源電圧ＶＤＤにチャージされる。
【００２７】
そして、信号ＩＮ１、ＩＮ２のいずれかが立ち上がると、位相差を検出する状態とされ、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＤＤとされ、ｐＭＯＳトランジスタ３５、３７の状態＝ＯＦＦ状態とされる。
【００２８】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、信号ＩＮ１は、信号ＩＮ２よりも先にスレッショルド電圧ＶＴＨｎを越え、信号／ＩＮ２は、信号／ＩＮ１よりも遅れてスレッショルド電圧ＶＴＨｎ以下となる。
【００２９】
即ち、この場合、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
【００３０】
ところで、ｎＭＯＳトランジスタ２７、３１は、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状態となり、ノード４０に蓄積されている電荷を接地側に引き抜くことになる。
【００３１】
また、ｎＭＯＳトランジスタ２９、３３は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態となり、ノード４１に蓄積されている電荷を接地側に引き抜くことになる。
【００３２】
したがって、この例のように、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、ノード４０の電圧は、ノード４１の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に低い電圧値となる。
【００３３】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも遅れている場合には、図示は省略するが、ノード４１の電圧は、ノード４０の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に高い電圧値となる。
【００３４】
このように、本発明の位相差検出器の実施の第１の形態によれば、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及び信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２をそれぞれ電圧変化に変換して信号ＩＮ１、ＩＮ２間の位相差を検出するとしているので、信号ＩＮ１、ＩＮ２の位相差が近接した場合においても、位相差を正確に検出することができ、精度の高い位相差検出を行うことができる。
【００３５】
本発明の位相差検出器の実施の第２の形態・・図３、図４
図３は本発明の位相差検出器の実施の第２の形態を示す回路図であり、図３中、４３、４４はそれぞれ位相差検出の対象である信号ＩＮ１、ＩＮ２が入力される入力端子である。
【００３６】
また、４５は信号ＩＮ１を反転するインバータ、４６はインバータ４５の出力を反転するインバータ、４７はインバータ４６の出力を反転するインバータである。
【００３７】
また、４８は信号ＩＮ２を反転するインバータ、４９はインバータ４８の出力を反転するインバータ、５０はインバータ４９の出力を反転するインバータである。
【００３８】
また、５１はインバータ４６の出力Ｓ４６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５２はインバータ４６の出力Ｓ４６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５３はインバータ５０の出力Ｓ５０によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３９】
また、５４はインバータ４９の出力Ｓ４９によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５５はインバータ４９の出力Ｓ４９によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５６はインバータ４７の出力Ｓ４７によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００４０】
また、５７はゲートに電源電圧ＶＤＤが印加されて抵抗として機能するｎＭＯＳトランジスタ、５８は出力信号ＯＵＴ１が出力される出力端子、５９は出力信号ＯＵＴ２が出力される出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
【００４１】
図４は本発明の位相差検出器の実施の第２の形態の動作を示す波形図であり、図４Ａは信号ＩＮ１、ＩＮ２の電圧波形、図４Ｂはインバータ４６、５０の出力Ｓ４６、Ｓ５０の電圧波形、図４Ｃはインバータ４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図４Ｄは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、ＶＴＨｎはｎＭＯＳトランジスタ５２、５３、５５、５６のスレッショルド電圧である。
【００４２】
即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳＳの場合、インバータ４６の出力Ｓ４６の電圧値＝ＶＳＳ、インバータ４９の出力Ｓ４９の電圧値＝ＶＳＳ、ｐＭＯＳトランジスタ５１、５４の状態＝ＯＮ状態、ｎＭＯＳトランジスタ５２、５５の状態＝ＯＦＦ状態となり、ノード６０、６１は、寄生容量を利用して電源電圧ＶＤＤにチャージされる。
【００４３】
ここに、信号ＩＮ１、ＩＮ２の電圧値がＶＳＳからＶＤＤに変化すると、インバータ４６の出力Ｓ４６の電圧値＝ＶＤＤ、インバータ４９の出力Ｓ４９の電圧値＝ＶＤＤ、ｐＭＯＳトランジスタ５１、５４の状態＝ＯＦＦ状態となる。
【００４４】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、インバータ４６の出力Ｓ４６は、インバータ４９の出力Ｓ４９よりも先にスレッショルド電圧ＶＴＨｎを越え、インバータ５０の出力Ｓ５０は、インバータ４７の出力Ｓ４７よりも遅れてスレッショルド電圧ＶＴＨｎ以下となる。
【００４５】
即ち、この場合、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
【００４６】
ところで、ｎＭＯＳトランジスタ５２、５３は、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状態となり、ノード６０に蓄積されている電荷を接地側に引き抜くことになる。
【００４７】
また、ｎＭＯＳトランジスタ５５、５６は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態となり、ノード６１に蓄積されている電荷を接地側に引き抜くことになる。
【００４８】
したがって、この例のように、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、ノード６０の電圧は、ノード６１の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に低い電圧値となる。
【００４９】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、図示は省略するが、ノード６１の電圧は、ノード６０の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に高い電圧値となる。
【００５０】
このように、本発明の位相差検出器の実施の第２の形態によれば、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及びインバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２をそれぞれ電圧に変換して信号ＩＮ１、ＩＮ２間の位相差を検出するとしているので、信号ＩＮ１、ＩＮ２の位相差が近接した場合においても、位相差を正確に検出することができ、精度の高い位相差検出を行うことができる。
【００５１】
また、本発明の位相差検出器の実施の第２の形態によれば、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００５２】
本発明の位相差検出器の実施の第３の形態・・図５、図６
図５は本発明の位相差検出器の実施の第３の形態を示す回路図であり、本発明の位相差検出器の実施の第３の形態は、位相差検出により得られるノード６０、６１の電圧Ｖ６０、Ｖ６１のうち、相対的に低い電圧を接地電圧ＶＳＳに、相対的に高い電圧を電源電圧ＶＤＤにラッチするラッチ回路６３と、このラッチ回路６３のラッチ動作を制御するラッチ制御回路６４とを設け、その他については、図３に示す本発明の位相差検出器の実施の第２の形態と同様に構成したものである。
【００５３】
ここに、ラッチ回路６３において、６５はクロックドＣＭＯＳインバータ６６、６７をリング接続してなるラッチ回路であり、６８〜７１はｐＭＯＳトランジスタ、７２〜７５はｎＭＯＳトランジスタである。
【００５４】
また、７６はクロックドＣＭＯＳインバータであり、７７、７８はｐＭＯＳトランジスタ、７９、８０はｎＭＯＳトランジスタである。
【００５５】
また、８１はＣＭＯＳインバータ８２、８３をリング接続してなるラッチ回路、８４は出力信号ＯＵＴ１を出力する出力端子、８５は出力信号ＯＵＴ２を出力する出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
【００５６】
また、ラッチ制御回路６４において、８６は信号ＩＮ１、ＩＮ２をＮＡＮＤ処理し、信号ＩＮ１、ＩＮ２がともに立ち上がったことを検出するＮＡＮＤ回路、８７〜９２はＮＡＮＤ回路８６の出力を遅延するためのインバータである。
【００５７】
即ち、ラッチ回路６５及びクロックドＣＭＯＳインバータ７６は、信号ＩＮ１、ＩＮ２がともに立ち上がると、ＮＡＮＤ回路８６及びインバータ８７〜９２の遅延時間だけ遅延して活性化される。
【００５８】
図６は本発明の位相差検出器の実施の第３の形態の動作を示す波形図であり、図６Ａは信号ＩＮ１、ＩＮ２の電圧波形、図６Ｂはインバータ４６、５０の出力Ｓ４６、Ｓ５０の電圧波形、図６Ｃはインバータ４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図６Ｄはノード６０、６１の電圧Ｖ６０、Ｖ６１の波形、図６Ｅは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示している。
【００５９】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、本発明の位相差検出器の実施の第２の形態の場合と同様にして、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１よりも相対的に低い電圧となる。
【００６０】
この結果、ラッチ回路６５により、ノード６０の電圧Ｖ６０は接地電圧ＶＳＳにラッチされ、ノード６１の電圧Ｖ６１は電源電圧ＶＤＤにラッチされ、出力信号ＯＵＴ１の電圧値＝ＶＳＳ、出力信号ＯＵＴ２の電圧値＝ＶＤＤとなる。
【００６１】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、図示は省略するが、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１よりも相対的に高い電圧となり、出力信号ＯＵＴ１の電圧値＝ＶＤＤ、出力信号ＯＵＴ２の電圧値＝ＶＳＳとなる。
【００６２】
このように、本発明の位相差検出器の実施の第３の形態によれば、ラッチ回路６３を設けているので、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差が小さい場合においても、位相差を検出することができ、本発明の位相差検出器の実施の第２の形態の場合よりも精度の高い位相差検出を行うことができる。
【００６３】
また、本発明の位相差検出器の実施の第３の形態によれば、本発明の位相差検出器の実施の第２の形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号としてインバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号としてインバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００６４】
本発明の位相差検出器の実施の第４の形態・・図７
図７は本発明の位相差検出器の実施の第４の形態を示す回路図であり、本発明の位相差検出器の実施の第４の形態は、ラッチ回路６３の前段に、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を設け、その他については、図５に示す本発明の位相差検出器の実施の第３の形態と同様に構成したものである。
【００６５】
増幅回路９４において、９５〜９７はｐＭＯＳトランジスタ、９８〜１０１はｎＭＯＳトランジスタであり、この増幅回路９４においては、ＮＡＮＤ回路８６の出力＝ＶＳＳ、インバータ８７の出力＝ＶＤＤとなると、ｐＭＯＳトランジスタ９５＝ＯＮ、ｎＭＯＳトランジスタ１００＝ＯＮとなり活性化される。
【００６６】
即ち、この増幅回路９４は、ノード６０、６１の電圧Ｖ６０、Ｖ６１間に電圧差が現れてから、これら電圧Ｖ６０、Ｖ６１間の電圧差の増幅動作を開始するように構成されている。
【００６７】
このように、本発明の位相差検出器の実施の第４の形態によれば、ラッチ回路６３の前段に、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を設けているので、本発明の位相差検出器の実施の第３の形態の場合よりも精度の高い位相差検出を行うことができる。
【００６８】
また、本発明の位相差検出器の実施の第４の形態によれば、本発明の位相差検出器の実施の第２、第３の形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００６９】
本発明の半導体装置の実施の形態の一例・・図８、図９
図８は本発明の半導体装置の実施の形態の一例の要部を示す回路図であり、図８中、１０３は外部からクロック信号ＣＬＫ0が入力される外部端子、１０４はクロック信号ＣＬＫ0を増幅するバッファ回路である。
【００７０】
また、１０５はＰＬＬ（位相同期ループ）回路、１０６はインバータ、１０７はクロック信号を必要とする回路、１０８はインバータ１０６とクロック信号を必要とする回路１０７との間のクロック信号配線である。
【００７１】
ＰＬＬ回路１０５は、クロック信号配線１０８から出力されるクロック信号、即ち、クロック信号を必要とする回路１０７に入力するクロック信号ＣＬＫAをクロック信号ＣＬＫ0に位相同期させるためのものである。
【００７２】
このＰＬＬ回路１０５において、１０９はバッファ回路１０４から出力されるクロック信号ＣＬＫBを遅延する可変遅延回路、１１０は可変遅延回路１０９から出力されるクロック信号を反転するインバータ、１１１はインバータ１１０とインバータ１０６との間のクロック信号配線である。
【００７３】
また、１１２はインバータ１０６と同一構成のインバータ、１１３はクロック信号配線１０８と同一の長さを有するクロック信号配線、１１４はクロック信号配線１１３から出力されるクロック信号ＣＬＫCを増幅するバッファ回路１０４と同一構成のバッファ回路である。
【００７４】
また、１１５は図７に示す本発明の位相差検出器の実施の第４の形態であり、この例では、バッファ回路１０４から出力されるクロック信号ＣＬＫBと、バッファ回路１１４から出力されるクロック信号ＣＬＫDとの位相差が検出される。
【００７５】
また、１１６は位相差検出器１１５から出力される信号ＯＵＴ１、ＯＵＴ２をそれぞれアップ信号ＵＰ、ダウン信号ＤＯＷＮとしてカウントし、可変遅延回路１０９の遅延時間を制御するアップ・ダウン・カウンタである。なお、本発明の半導体装置の実施の形態の一例においては、クロック信号ＣＬＫ 0 が本発明の半導体装置における第１のクロック信号、クロック信号ＣＬＫ B が本発明の半導体装置における第２のクロック信号、可変遅延回路１０９が出力するクロック信号が本発明の半導体装置における第３のクロック信号、クロック信号ＣＬＫ A が本発明の半導体装置における第４のクロック信号、クロック信号ＣＬＫ C が本発明の半導体装置における第５のクロック信号、クロック信号ＣＬＫ D が本発明の半導体装置における第６のクロック信号に該当する。
【００７６】
ここに、可変遅延回路１０９は、図９に示すように構成されている。図９中、１１９〜１２４はインバータ、１２５〜１２９はｐＭＯＳトランジスタからなる遅延素子をなす容量であり、これら容量１２５〜１２９の容量値は、１対２対４対８対１６とされている。
【００７７】
また、１３０〜１３４は、それぞれ、容量１２５〜１２９と対をなすｎＭＯＳトランジスタからなる遅延素子をなす容量であり、これら容量１３０〜１３４の容量値も、１対２対４対８対１６とされている。
【００７８】
また、１３５〜１３９はアップ・ダウン・カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００７９】
また、１４０〜１４４はアップ・ダウン・カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５と反転関係にある制御信号／ＣＬ１〜／ＣＬ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００８０】
即ち、この可変遅延回路１０９は、制御信号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５により、容量１２５〜１３４のうち、対をなす任意の容量を選択することにより、３２通りの遅延時間を設定することができるものである。
【００８１】
そこで、アップ・ダウン・カウンタ１１６は、位相差検出器１１５から出力される出力信号ＯＵＴ１（アップ信号ＵＰ）、出力信号ＯＵＴ２（ダウン信号ＤＯＷＮ）をカウントして、クロック信号ＣＬＫDがクロック信号ＣＬＫBに位相同期するように、制御信号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５を出力し、可変遅延回路１０９の遅延時間を選択することになる。
【００８２】
ここに、クロック信号ＣＬＫAは、クロック信号配線１１１から出力されるクロック信号ＣＬＫEがインバータ１０６及びクロック信号配線１０８により遅延されたものであり、クロック信号ＣＬＫCは、クロック信号ＣＬＫEがインバータ１１２及びクロック信号配線１１３により遅延されたものであるが、インバータ１０６、１１２は同一の構成とされ、クロック信号配線１０８、１１３は同一の長さとされているので、クロック信号ＣＬＫA、ＣＬＫCは、位相同期されたものとなる。
【００８３】
また、クロック信号ＣＬＫBはクロック信号ＣＬＫ0よりもバッファ回路１０４の遅延時間だけ遅延したクロック信号であり、クロック信号ＣＬＫDはクロック信号ＣＬＫCをバッファ回路１１４の遅延時間だけ遅延させたものとなるので、クロック信号ＣＬＫCは、クロック信号ＣＬＫ0に位相同期したクロック信号となる。即ち、クロック信号ＣＬＫAは、クロック信号ＣＬＫ0に位相同期したクロック信号となる。
【００８４】
このように、本発明の半導体装置の実施の形態の一例によれば、クロック信号を必要とする回路１０７に対して、外部から供給されるクロック信号ＣＬＫ0に位相同期したクロック信号ＣＬＫAを供給することができるが、位相差検出器１１５として、本発明の位相差検出器の実施の第４の形態を使用しているので、位相同期精度の高いクロック信号ＣＬＫAを、クロック信号を必要とする回路１０７に供給することができる。
【００８５】
また、本発明の半導体装置の実施の形態の一例によれば、可変遅延回路１０９は、１０個の容量１２５〜１２９、１３０〜１３４で３２通りの遅延時間を設定することができるので、回路規模の縮小化を図ることができる。
【００８６】
【発明の効果】
以上のように、本発明の位相差検出器によれば、信号の位相差を電圧変化の大きさに変換するという手法を採用したことにより、２個の信号間の位相差が近接するようになっても、正確な位相差検出信号を得ることができるので、精度の高い位相差検出を行うことができる。
【００８７】
また、本発明の半導体装置によれば、クロック信号を必要とする内部回路に対して供給するクロック信号を外部から供給されるクロック信号に位相同期させることができるが、位相差検出器として、本発明の位相差検出器を使用しているので、クロック信号を必要とする内部回路に対して、位相同期精度の高いクロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の位相差検出器の実施の第１の形態を示す回路図である。
【図２】本発明の位相差検出器の実施の第１の形態の動作を示す波形図である。
【図３】本発明の位相差検出器の実施の第２の形態を示す回路図である。
【図４】本発明の位相差検出器の実施の第２の形態の動作を示す波形図である。
【図５】本発明の位相差検出器の実施の第３の形態を示す回路図である。
【図６】本発明の位相差検出器の実施の第３の形態の動作を示す波形図である。
【図７】本発明の位相差検出器の実施の第４の形態を示す回路図である。
【図８】本発明の半導体装置の実施の形態の一例の要部を示す回路図である。
【図９】本発明の半導体装置が備える可変遅延回路の構成を示す回路図である。
【図１０】従来の位相差検出器の一例を示す回路図である。
【図１１】図１０に示す従来の位相差検出器が備えるレジスタ回路の構成を示す回路図である。
【符号の説明】
ＩＮ１、ＩＮ２ 位相差検出の対象である信号
ＯＵＴ１、ＯＵＴ２ 出力信号（位相差検出信号）
ＲＳＴ１、ＲＳＴ２ リセット信号
【発明の属する技術分野】
本発明は、２個の信号間の位相差を検出する位相差検出器、及び、位相差検出器を内蔵してなる半導体装置に関する。
【０００２】
【従来の技術】
図１０は従来の位相差検出器の一例を示す回路図であり、図１０中、１、２は、それぞれ、位相差検出の対象である信号ＩＮ１、ＩＮ２が入力される入力端子、３、４はレジスタ回路、ＯＵＴ１、ＯＵＴ２は、それぞれ、レジスタ回路３、４の出力信号である。
【０００３】
また、図１１はレジスタ回路３、４の構成を示す回路図であり、図１１中、５はクロックドＣＭＯＳインバータ、６はクロックドＣＭＯＳインバータ７、８をリング接続してなるラッチ回路、９〜１４はｐＭＯＳトランジスタ、１５〜２０はｎＭＯＳトランジスタ、２１〜２４はＣＭＯＳインバータである。
【０００４】
したがって、レジスタ回路３は、信号ＩＮ２が低レベル（以下、Ｌレベルという）から高レベル（以下、Ｈレベルという）に反転すると、信号ＩＮ１をラッチし、レジスタ回路４は、信号ＩＮ１がＬレベルからＨレベルに反転すると、信号ＩＮ２をラッチすることになる。
【０００５】
即ち、信号ＩＮ１の位相が信号ＩＮ２の位相より進んでいる場合には、出力信号ＯＵＴ１＝Ｈレベル、出力信号ＯＵＴ２＝Ｌレベルとなり、信号ＩＮ１の位相が信号ＩＮ２の位相よりも遅れている場合には、出力信号ＯＵＴ１＝Ｌレベル、出力信号ＯＵＴ２＝Ｈレベルとなる。
【０００６】
【発明が解決しようとする課題】
この位相差検出器においては、信号ＩＮ１、ＩＮ２間の位相差がレジスタ回路３、４を構成するゲート回路の１段分の遅延時間以下になると、その構成上、レジスタ回路３、４は、入力端子ＩＮに入力される信号ＩＮ１、ＩＮ２の論理電圧値を正確に判断することができなくなり、精度の高い位相差検出を行うことができないという問題点があった。
【０００７】
本発明は、かかる点に鑑み、精度の高い位相差検出を行うことができるようにした位相差検出器、及び、クロック信号を必要とする内部回路に対して、外部クロック信号に位相同期した、かつ、位相同期精度の高いクロック信号を供給することができるようにした半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の位相差検出器は、第１の信号と、第２の信号と反転関係にある第３の信号とが、ともに所定の電圧値を越えている時間を第１の出力ノードにおける電圧変化に変換する第１の時電変換手段と、第２の信号と、第１の信号と反転関係にある第４の信号とが、ともに所定の電圧値を越えている時間を第２の出力ノードにおける電圧変化に変換する第２の時電変換手段とを備え、第１、第２の出力ノードの電圧を第１、第２の信号間の位相差検出信号として得るというものである。
【０００９】
本発明の位相差検出器においては、信号の位相差を電圧変化の大きさに変換するという手法を採用しているので、第１、第２の信号間の位相差が近接するようになっても、正確な位相差検出信号を得ることができる。
【００１０】
なお、第１の時電変換手段は、たとえば、電流入力電極に第１の電圧を印加され、電流出力電極を第１の出力ノードに接続され、制御電極に第５の信号を印加され、位相差を検出する前に、第１の出力ノードを第１の電圧にチャージする第１のしきい素子と、電流入力電極を第１の出力ノードに接続された第２のしきい素子と、電流入力電極を第２のしきい素子の電流出力電極に接続され、電流出力電極に第１の電圧よりも低電圧の第２の電圧が供給される第３のしきい素子とを設け、第２、第３のしきい素子の制御電極のうち、一方の制御電極に第１の信号を印加し、他方の制御電極に第３の信号を印加するようにすることで構成することができる。
【００１１】
また、第１の時電変換手段をこのように構成する場合には、第２の時電変換手段は、電流入力電極に第１の電圧を印加され、電流出力電極を第２の出力ノードに接続され、制御電極に第５の信号又は第５の信号と同相の第６の信号を印加され、位相差を検出する前に、第２の出力ノードを第１の電圧にチャージする第４のしきい素子と、電流入力電極を第２の出力ノードに接続された第５のしきい素子と、電流入力電極を第５のしきい素子の電流出力電極に接続され、電流出力電極に第２の電圧が供給される第６のしきい素子とを設け、第５、第６のしきい素子の制御電極のうち、一方の制御電極に第２の信号を印加し、他方の制御電極に第４の信号が印加するようにすることで構成することができる。
【００１２】
また、本発明の半導体装置は、外部から供給される第１のクロック信号を増幅する第１のバッファ回路と、この第１のバッファ回路から出力される第２のクロック信号を遅延する可変遅延回路と、この可変遅延回路から出力される第３のクロック信号が遅延されてなる第４のクロック信号が供給されるクロック信号を必要とする回路と、可変遅延回路とクロック信号を必要とする回路との間のクロック信号経路の一部を共通とし、第３のクロック信号を遅延させて、第４のクロック信号と位相同期した第５のクロック信号を得るためのクロック信号経路と、第５のクロック信号が入力される、第１のバッファ回路と同一構成の第２のバッファ回路と、この第２のバッファ回路から出力される第６のクロック信号と、第２のクロック信号との位相差を検出する本発明の位相差検出器と、この位相差検出器から出力される位相差検出信号に基づいて、第２のクロック信号と第６のクロック信号とが位相同期するように可変遅延回路の遅延時間を制御する制御回路とを備えて構成される。
【００１３】
なお、ここで、クロック信号経路とは、クロック信号用配線のみならず、インバータ等、トランジスタ等の配線素子以外の素子を有してなる回路を含む概念である。
【００１４】
本発明の半導体装置においては、クロック信号を必要とする回路に対して供給する第４のクロック信号を外部から供給される第１のクロック信号に位相同期させることができるが、位相差検出器として、本発明の位相差検出器を使用しているので、第４のクロック信号の第１のクロック信号に対する位相同期精度を高めることができる。
【００１５】
なお、容量値を２0対２1対２2対・・・２n（但し、ｎは正の整数）とする第１、第２・・・第ｎ＋１の容量と、制御回路により制御され、第１、第２・・・第ｎ＋１の容量のうち、任意の容量をクロック信号入力端からクロック信号出力端に至るクロック信号経路と接地との間に接続された遅延素子として選択する選択回路とを備えて可変遅延回路を構成する場合には、少ない素子数でより多くの遅延時間を設定することができ、回路規模の縮小化を図ることができる。
【００１６】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の位相差検出器の実施の第１〜第４の形態及び本発明の半導体装置の実施の形態の一例について説明する。
【００１７】
本発明の位相差検出器の実施の第１の形態・・図１、図２
図１は本発明の位相差検出器の実施の第１の形態を示す回路図であり、図１中、２６は位相差検出の対象である一方の信号ＩＮ１が入力される入力端子、２７は信号ＩＮ１により導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタである。
【００１８】
また、２８は位相差検出の対象である他方の信号ＩＮ２が入力される入力端子、２９は信号ＩＮ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００１９】
また、３０は信号ＩＮ２と反転関係にある信号／ＩＮ２が入力される入力端子、３１は信号／ＩＮ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２０】
また、３２は信号ＩＮ１と反転関係にある信号／ＩＮ１が入力される入力端子、３３は信号／ＩＮ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２１】
また、３４はリセット信号ＲＳＴ１が入力される入力端子、３５はリセット信号ＲＳＴ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２２】
また、３６はリセット信号ＲＳＴ１と同相のリセット信号ＲＳＴ２が入力される入力端子、３７はリセット信号ＲＳＴ２によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２３】
また、３８は出力信号ＯＵＴ１が出力される出力端子、３９は出力信号ＯＵＴ２が出力される出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。なお、ＶＤＤは電源電圧である。
【００２４】
なお、この例では、ｐＭＯＳトランジスタ３５及びｎＭＯＳトランジスタ２７、３１で第１の時電変換手段が構成されており、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ２９、３３で第２の時電変換手段が構成されている。
【００２５】
図２は本発明の位相差検出器の実施の第１の形態の動作を示す波形図であり、図２Ａは信号ＩＮ１、／ＩＮ２の電圧波形、図２Ｂは信号ＩＮ２、／ＩＮ１の電圧波形、図２Ｃは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、また、ＶＴＨｎはｎＭＯＳトランジスタ２７、２９、３１、３３のスレッショルド電圧である。
【００２６】
即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳＳで、ｎＭＯＳトランジスタ２７、２９の状態＝ＯＦＦ状態とされている状態がリセット状態とされ、この状態においては、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＳＳ、ｐＭＯＳトランジスタ３５、３７の状態＝ＯＮ状態とされ、ノード４０、４１は、寄生容量を利用して電源電圧ＶＤＤにチャージされる。
【００２７】
そして、信号ＩＮ１、ＩＮ２のいずれかが立ち上がると、位相差を検出する状態とされ、リセット信号ＲＳＴ１、ＲＳＴ２の電圧値＝ＶＤＤとされ、ｐＭＯＳトランジスタ３５、３７の状態＝ＯＦＦ状態とされる。
【００２８】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、信号ＩＮ１は、信号ＩＮ２よりも先にスレッショルド電圧ＶＴＨｎを越え、信号／ＩＮ２は、信号／ＩＮ１よりも遅れてスレッショルド電圧ＶＴＨｎ以下となる。
【００２９】
即ち、この場合、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
【００３０】
ところで、ｎＭＯＳトランジスタ２７、３１は、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状態となり、ノード４０に蓄積されている電荷を接地側に引き抜くことになる。
【００３１】
また、ｎＭＯＳトランジスタ２９、３３は、信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態となり、ノード４１に蓄積されている電荷を接地側に引き抜くことになる。
【００３２】
したがって、この例のように、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、ノード４０の電圧は、ノード４１の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に低い電圧値となる。
【００３３】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも遅れている場合には、図示は省略するが、ノード４１の電圧は、ノード４０の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に高い電圧値となる。
【００３４】
このように、本発明の位相差検出器の実施の第１の形態によれば、信号ＩＮ１、／ＩＮ２がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及び信号ＩＮ２、／ＩＮ１がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２をそれぞれ電圧変化に変換して信号ＩＮ１、ＩＮ２間の位相差を検出するとしているので、信号ＩＮ１、ＩＮ２の位相差が近接した場合においても、位相差を正確に検出することができ、精度の高い位相差検出を行うことができる。
【００３５】
本発明の位相差検出器の実施の第２の形態・・図３、図４
図３は本発明の位相差検出器の実施の第２の形態を示す回路図であり、図３中、４３、４４はそれぞれ位相差検出の対象である信号ＩＮ１、ＩＮ２が入力される入力端子である。
【００３６】
また、４５は信号ＩＮ１を反転するインバータ、４６はインバータ４５の出力を反転するインバータ、４７はインバータ４６の出力を反転するインバータである。
【００３７】
また、４８は信号ＩＮ２を反転するインバータ、４９はインバータ４８の出力を反転するインバータ、５０はインバータ４９の出力を反転するインバータである。
【００３８】
また、５１はインバータ４６の出力Ｓ４６によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５２はインバータ４６の出力Ｓ４６によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５３はインバータ５０の出力Ｓ５０によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３９】
また、５４はインバータ４９の出力Ｓ４９によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５５はインバータ４９の出力Ｓ４９によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５６はインバータ４７の出力Ｓ４７によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００４０】
また、５７はゲートに電源電圧ＶＤＤが印加されて抵抗として機能するｎＭＯＳトランジスタ、５８は出力信号ＯＵＴ１が出力される出力端子、５９は出力信号ＯＵＴ２が出力される出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
【００４１】
図４は本発明の位相差検出器の実施の第２の形態の動作を示す波形図であり、図４Ａは信号ＩＮ１、ＩＮ２の電圧波形、図４Ｂはインバータ４６、５０の出力Ｓ４６、Ｓ５０の電圧波形、図４Ｃはインバータ４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図４Ｄは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示しており、ＶＴＨｎはｎＭＯＳトランジスタ５２、５３、５５、５６のスレッショルド電圧である。
【００４２】
即ち、信号ＩＮ１、ＩＮ２の電圧値＝ＶＳＳの場合、インバータ４６の出力Ｓ４６の電圧値＝ＶＳＳ、インバータ４９の出力Ｓ４９の電圧値＝ＶＳＳ、ｐＭＯＳトランジスタ５１、５４の状態＝ＯＮ状態、ｎＭＯＳトランジスタ５２、５５の状態＝ＯＦＦ状態となり、ノード６０、６１は、寄生容量を利用して電源電圧ＶＤＤにチャージされる。
【００４３】
ここに、信号ＩＮ１、ＩＮ２の電圧値がＶＳＳからＶＤＤに変化すると、インバータ４６の出力Ｓ４６の電圧値＝ＶＤＤ、インバータ４９の出力Ｓ４９の電圧値＝ＶＤＤ、ｐＭＯＳトランジスタ５１、５４の状態＝ＯＦＦ状態となる。
【００４４】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、インバータ４６の出力Ｓ４６は、インバータ４９の出力Ｓ４９よりも先にスレッショルド電圧ＶＴＨｎを越え、インバータ５０の出力Ｓ５０は、インバータ４７の出力Ｓ４７よりも遅れてスレッショルド電圧ＶＴＨｎ以下となる。
【００４５】
即ち、この場合、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２よりも長くなる。
【００４６】
ところで、ｎＭＯＳトランジスタ５２、５３は、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１の間、ともにＯＮ状態となり、ノード６０に蓄積されている電荷を接地側に引き抜くことになる。
【００４７】
また、ｎＭＯＳトランジスタ５５、５６は、インバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２の間、ともにＯＮ状態となり、ノード６１に蓄積されている電荷を接地側に引き抜くことになる。
【００４８】
したがって、この例のように、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、ノード６０の電圧は、ノード６１の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に低い電圧値となる。
【００４９】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、図示は省略するが、ノード６１の電圧は、ノード６０の電圧よりも下がり、出力信号ＯＵＴ１の電圧値は、出力信号ＯＵＴ２の電圧値よりも相対的に高い電圧値となる。
【００５０】
このように、本発明の位相差検出器の実施の第２の形態によれば、インバータ４６、５０の出力Ｓ４６、Ｓ５０がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ１及びインバータ４７、４９の出力Ｓ４７、Ｓ４９がともにスレッショルド電圧ＶＴＨｎを越えている時間ΔＴ２をそれぞれ電圧に変換して信号ＩＮ１、ＩＮ２間の位相差を検出するとしているので、信号ＩＮ１、ＩＮ２の位相差が近接した場合においても、位相差を正確に検出することができ、精度の高い位相差検出を行うことができる。
【００５１】
また、本発明の位相差検出器の実施の第２の形態によれば、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００５２】
本発明の位相差検出器の実施の第３の形態・・図５、図６
図５は本発明の位相差検出器の実施の第３の形態を示す回路図であり、本発明の位相差検出器の実施の第３の形態は、位相差検出により得られるノード６０、６１の電圧Ｖ６０、Ｖ６１のうち、相対的に低い電圧を接地電圧ＶＳＳに、相対的に高い電圧を電源電圧ＶＤＤにラッチするラッチ回路６３と、このラッチ回路６３のラッチ動作を制御するラッチ制御回路６４とを設け、その他については、図３に示す本発明の位相差検出器の実施の第２の形態と同様に構成したものである。
【００５３】
ここに、ラッチ回路６３において、６５はクロックドＣＭＯＳインバータ６６、６７をリング接続してなるラッチ回路であり、６８〜７１はｐＭＯＳトランジスタ、７２〜７５はｎＭＯＳトランジスタである。
【００５４】
また、７６はクロックドＣＭＯＳインバータであり、７７、７８はｐＭＯＳトランジスタ、７９、８０はｎＭＯＳトランジスタである。
【００５５】
また、８１はＣＭＯＳインバータ８２、８３をリング接続してなるラッチ回路、８４は出力信号ＯＵＴ１を出力する出力端子、８５は出力信号ＯＵＴ２を出力する出力端子であり、出力信号ＯＵＴ１、ＯＵＴ２が信号ＩＮ１、ＩＮ２の位相差検出信号とされる。
【００５６】
また、ラッチ制御回路６４において、８６は信号ＩＮ１、ＩＮ２をＮＡＮＤ処理し、信号ＩＮ１、ＩＮ２がともに立ち上がったことを検出するＮＡＮＤ回路、８７〜９２はＮＡＮＤ回路８６の出力を遅延するためのインバータである。
【００５７】
即ち、ラッチ回路６５及びクロックドＣＭＯＳインバータ７６は、信号ＩＮ１、ＩＮ２がともに立ち上がると、ＮＡＮＤ回路８６及びインバータ８７〜９２の遅延時間だけ遅延して活性化される。
【００５８】
図６は本発明の位相差検出器の実施の第３の形態の動作を示す波形図であり、図６Ａは信号ＩＮ１、ＩＮ２の電圧波形、図６Ｂはインバータ４６、５０の出力Ｓ４６、Ｓ５０の電圧波形、図６Ｃはインバータ４７、４９の出力Ｓ４７、Ｓ４９の電圧波形、図６Ｄはノード６０、６１の電圧Ｖ６０、Ｖ６１の波形、図６Ｅは出力信号ＯＵＴ１、ＯＵＴ２の電圧波形を示している。
【００５９】
ここに、たとえば、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、本発明の位相差検出器の実施の第２の形態の場合と同様にして、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１よりも相対的に低い電圧となる。
【００６０】
この結果、ラッチ回路６５により、ノード６０の電圧Ｖ６０は接地電圧ＶＳＳにラッチされ、ノード６１の電圧Ｖ６１は電源電圧ＶＤＤにラッチされ、出力信号ＯＵＴ１の電圧値＝ＶＳＳ、出力信号ＯＵＴ２の電圧値＝ＶＤＤとなる。
【００６１】
これに対して、信号ＩＮ１の位相が信号ＩＮ２の位相よりも進んでいる場合には、図示は省略するが、ノード６０の電圧Ｖ６０は、ノード６１の電圧Ｖ６１よりも相対的に高い電圧となり、出力信号ＯＵＴ１の電圧値＝ＶＤＤ、出力信号ＯＵＴ２の電圧値＝ＶＳＳとなる。
【００６２】
このように、本発明の位相差検出器の実施の第３の形態によれば、ラッチ回路６３を設けているので、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差が小さい場合においても、位相差を検出することができ、本発明の位相差検出器の実施の第２の形態の場合よりも精度の高い位相差検出を行うことができる。
【００６３】
また、本発明の位相差検出器の実施の第３の形態によれば、本発明の位相差検出器の実施の第２の形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号としてインバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号としてインバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００６４】
本発明の位相差検出器の実施の第４の形態・・図７
図７は本発明の位相差検出器の実施の第４の形態を示す回路図であり、本発明の位相差検出器の実施の第４の形態は、ラッチ回路６３の前段に、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を設け、その他については、図５に示す本発明の位相差検出器の実施の第３の形態と同様に構成したものである。
【００６５】
増幅回路９４において、９５〜９７はｐＭＯＳトランジスタ、９８〜１０１はｎＭＯＳトランジスタであり、この増幅回路９４においては、ＮＡＮＤ回路８６の出力＝ＶＳＳ、インバータ８７の出力＝ＶＤＤとなると、ｐＭＯＳトランジスタ９５＝ＯＮ、ｎＭＯＳトランジスタ１００＝ＯＮとなり活性化される。
【００６６】
即ち、この増幅回路９４は、ノード６０、６１の電圧Ｖ６０、Ｖ６１間に電圧差が現れてから、これら電圧Ｖ６０、Ｖ６１間の電圧差の増幅動作を開始するように構成されている。
【００６７】
このように、本発明の位相差検出器の実施の第４の形態によれば、ラッチ回路６３の前段に、ノード６０、６１の電圧Ｖ６０、Ｖ６１間の電圧差を増幅する増幅回路９４を設けているので、本発明の位相差検出器の実施の第３の形態の場合よりも精度の高い位相差検出を行うことができる。
【００６８】
また、本発明の位相差検出器の実施の第４の形態によれば、本発明の位相差検出器の実施の第２、第３の形態の場合と同様に、ｐＭＯＳトランジスタ５１のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４６の出力Ｓ４６を使用し、ｐＭＯＳトランジスタ５４のＯＮ、ＯＦＦを制御するリセット信号として、インバータ４９の出力Ｓ４９を使用しているので、簡単な回路構成で的確なリセットを行うことができる。
【００６９】
本発明の半導体装置の実施の形態の一例・・図８、図９
図８は本発明の半導体装置の実施の形態の一例の要部を示す回路図であり、図８中、１０３は外部からクロック信号ＣＬＫ0が入力される外部端子、１０４はクロック信号ＣＬＫ0を増幅するバッファ回路である。
【００７０】
また、１０５はＰＬＬ（位相同期ループ）回路、１０６はインバータ、１０７はクロック信号を必要とする回路、１０８はインバータ１０６とクロック信号を必要とする回路１０７との間のクロック信号配線である。
【００７１】
ＰＬＬ回路１０５は、クロック信号配線１０８から出力されるクロック信号、即ち、クロック信号を必要とする回路１０７に入力するクロック信号ＣＬＫAをクロック信号ＣＬＫ0に位相同期させるためのものである。
【００７２】
このＰＬＬ回路１０５において、１０９はバッファ回路１０４から出力されるクロック信号ＣＬＫBを遅延する可変遅延回路、１１０は可変遅延回路１０９から出力されるクロック信号を反転するインバータ、１１１はインバータ１１０とインバータ１０６との間のクロック信号配線である。
【００７３】
また、１１２はインバータ１０６と同一構成のインバータ、１１３はクロック信号配線１０８と同一の長さを有するクロック信号配線、１１４はクロック信号配線１１３から出力されるクロック信号ＣＬＫCを増幅するバッファ回路１０４と同一構成のバッファ回路である。
【００７４】
また、１１５は図７に示す本発明の位相差検出器の実施の第４の形態であり、この例では、バッファ回路１０４から出力されるクロック信号ＣＬＫBと、バッファ回路１１４から出力されるクロック信号ＣＬＫDとの位相差が検出される。
【００７５】
また、１１６は位相差検出器１１５から出力される信号ＯＵＴ１、ＯＵＴ２をそれぞれアップ信号ＵＰ、ダウン信号ＤＯＷＮとしてカウントし、可変遅延回路１０９の遅延時間を制御するアップ・ダウン・カウンタである。なお、本発明の半導体装置の実施の形態の一例においては、クロック信号ＣＬＫ 0 が本発明の半導体装置における第１のクロック信号、クロック信号ＣＬＫ B が本発明の半導体装置における第２のクロック信号、可変遅延回路１０９が出力するクロック信号が本発明の半導体装置における第３のクロック信号、クロック信号ＣＬＫ A が本発明の半導体装置における第４のクロック信号、クロック信号ＣＬＫ C が本発明の半導体装置における第５のクロック信号、クロック信号ＣＬＫ D が本発明の半導体装置における第６のクロック信号に該当する。
【００７６】
ここに、可変遅延回路１０９は、図９に示すように構成されている。図９中、１１９〜１２４はインバータ、１２５〜１２９はｐＭＯＳトランジスタからなる遅延素子をなす容量であり、これら容量１２５〜１２９の容量値は、１対２対４対８対１６とされている。
【００７７】
また、１３０〜１３４は、それぞれ、容量１２５〜１２９と対をなすｎＭＯＳトランジスタからなる遅延素子をなす容量であり、これら容量１３０〜１３４の容量値も、１対２対４対８対１６とされている。
【００７８】
また、１３５〜１３９はアップ・ダウン・カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００７９】
また、１４０〜１４４はアップ・ダウン・カウンタ１１６から出力される制御信号ＣＬ１〜ＣＬ５と反転関係にある制御信号／ＣＬ１〜／ＣＬ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００８０】
即ち、この可変遅延回路１０９は、制御信号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５により、容量１２５〜１３４のうち、対をなす任意の容量を選択することにより、３２通りの遅延時間を設定することができるものである。
【００８１】
そこで、アップ・ダウン・カウンタ１１６は、位相差検出器１１５から出力される出力信号ＯＵＴ１（アップ信号ＵＰ）、出力信号ＯＵＴ２（ダウン信号ＤＯＷＮ）をカウントして、クロック信号ＣＬＫDがクロック信号ＣＬＫBに位相同期するように、制御信号ＣＬ１〜ＣＬ５、／ＣＬ１〜／ＣＬ５を出力し、可変遅延回路１０９の遅延時間を選択することになる。
【００８２】
ここに、クロック信号ＣＬＫAは、クロック信号配線１１１から出力されるクロック信号ＣＬＫEがインバータ１０６及びクロック信号配線１０８により遅延されたものであり、クロック信号ＣＬＫCは、クロック信号ＣＬＫEがインバータ１１２及びクロック信号配線１１３により遅延されたものであるが、インバータ１０６、１１２は同一の構成とされ、クロック信号配線１０８、１１３は同一の長さとされているので、クロック信号ＣＬＫA、ＣＬＫCは、位相同期されたものとなる。
【００８３】
また、クロック信号ＣＬＫBはクロック信号ＣＬＫ0よりもバッファ回路１０４の遅延時間だけ遅延したクロック信号であり、クロック信号ＣＬＫDはクロック信号ＣＬＫCをバッファ回路１１４の遅延時間だけ遅延させたものとなるので、クロック信号ＣＬＫCは、クロック信号ＣＬＫ0に位相同期したクロック信号となる。即ち、クロック信号ＣＬＫAは、クロック信号ＣＬＫ0に位相同期したクロック信号となる。
【００８４】
このように、本発明の半導体装置の実施の形態の一例によれば、クロック信号を必要とする回路１０７に対して、外部から供給されるクロック信号ＣＬＫ0に位相同期したクロック信号ＣＬＫAを供給することができるが、位相差検出器１１５として、本発明の位相差検出器の実施の第４の形態を使用しているので、位相同期精度の高いクロック信号ＣＬＫAを、クロック信号を必要とする回路１０７に供給することができる。
【００８５】
また、本発明の半導体装置の実施の形態の一例によれば、可変遅延回路１０９は、１０個の容量１２５〜１２９、１３０〜１３４で３２通りの遅延時間を設定することができるので、回路規模の縮小化を図ることができる。
【００８６】
【発明の効果】
以上のように、本発明の位相差検出器によれば、信号の位相差を電圧変化の大きさに変換するという手法を採用したことにより、２個の信号間の位相差が近接するようになっても、正確な位相差検出信号を得ることができるので、精度の高い位相差検出を行うことができる。
【００８７】
また、本発明の半導体装置によれば、クロック信号を必要とする内部回路に対して供給するクロック信号を外部から供給されるクロック信号に位相同期させることができるが、位相差検出器として、本発明の位相差検出器を使用しているので、クロック信号を必要とする内部回路に対して、位相同期精度の高いクロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の位相差検出器の実施の第１の形態を示す回路図である。
【図２】本発明の位相差検出器の実施の第１の形態の動作を示す波形図である。
【図３】本発明の位相差検出器の実施の第２の形態を示す回路図である。
【図４】本発明の位相差検出器の実施の第２の形態の動作を示す波形図である。
【図５】本発明の位相差検出器の実施の第３の形態を示す回路図である。
【図６】本発明の位相差検出器の実施の第３の形態の動作を示す波形図である。
【図７】本発明の位相差検出器の実施の第４の形態を示す回路図である。
【図８】本発明の半導体装置の実施の形態の一例の要部を示す回路図である。
【図９】本発明の半導体装置が備える可変遅延回路の構成を示す回路図である。
【図１０】従来の位相差検出器の一例を示す回路図である。
【図１１】図１０に示す従来の位相差検出器が備えるレジスタ回路の構成を示す回路図である。
【符号の説明】
ＩＮ１、ＩＮ２ 位相差検出の対象である信号
ＯＵＴ１、ＯＵＴ２ 出力信号（位相差検出信号）
ＲＳＴ１、ＲＳＴ２ リセット信号
Claims (9)
- 第１、第２の信号間の位相差を検出する位相差検出器であって、
前記第１の信号と、前記第２の信号と反転関係にある第３の信号とが、ともに所定の電圧値を越えている時間を第１の出力ノードにおける電圧変化に変換する第１の時電変換手段と、
前記第２の信号と、前記第１の信号と反転関係にある第４の信号とが、ともに前記所定の電圧値を越えている時間を第２の出力ノードにおける電圧変化に変換する第２の時電変換手段とを有し、
前記第１、第２の出力ノードの電圧を前記第１、第２の信号間の位相差検出信号として得るようにされていることを特徴とする位相差検出器。 - 前記第１の時電変換手段は、電流入力電極に第１の電圧を印加され、電流出力電極を前記第１の出力ノードに接続され、制御電極に第５の信号を印加され、位相差を検出する前に、前記第１の出力ノードを第１の電圧にチャージする第１のしきい素子と、電流入力電極を前記第１の出力ノードに接続された第２のしきい素子と、電流入力電極を前記第２のしきい素子の電流出力電極に接続され、電流出力電極に前記第１の電圧よりも低電圧の第２の電圧が供給される第３のしきい素子とを備え、前記第２、第３のしきい素子の制御電極のうち、一方の制御電極に前記第１の信号を印加され、他方の制御電極に前記第３の信号が印加され、
前記第２の時電変換手段は、電流入力電極に前記第１の電圧を印加され、電流出力電極を前記第２の出力ノードに接続され、制御電極に前記第５の信号又は前記第５の信号と同相の第６の信号を印加され、位相差を検出する前に、前記第２の出力ノードを前記第１の電圧にチャージする第４のしきい素子と、電流入力電極を前記第２の出力ノードに接続された第５のしきい素子と、電流入力電極を前記第５のしきい素子の電流出力電極に接続され、電流出力電極に前記第２の電圧が供給される第６のしきい素子とを備え、前記第５、第６のしきい素子の制御電極のうち、一方の制御電極に前記第２の信号を印加され、他方の制御電極に前記第４の信号が印加されるように構成されていることを特徴とする請求項１記載の位相差検出器。 - 第１、第２、第３のインバータを順に縦列接続すると共に、第４、第５、第６のインバータを順に縦列接続し、前記第１の信号は前記第１、第２のインバータを介して前記第２又は第３のしきい素子の制御電極に印加し、前記第２の信号は前記第４、第５のインバータを介して前記第５又は第６のしきい素子の制御電極に印加し、前記第３の信号として、前記第４又は第６のインバータから出力される信号を使用し、前記第４の信号として、前記第１又は第３のインバータから出力される信号を使用するように構成されていることを特徴とする請求項２記載の位相差検出器。
- 前記第１、第４のしきい素子としてｐチャネル電界効果トランジスタが使用され、前記第２、第３、第５、第６のしきい素子としてｎチャネル電界効果トランジスタが使用されていることを特徴とする請求項２又は３記載の位相差検出器。
- 前記第５の信号の代わりに前記第１の信号が使用され、前記第６の信号の代わりに前記第２の信号が使用され、前記第１、第２の信号間の位相差を検出する前に、前記第１、第２の出力ノードが前記第１の電圧にチャージされることを特徴とする請求項２、３又は４記載の位相差検出器。
- 位相差検出により得られる前記第１、第２の出力ノードの電圧のうち、相対的に低い電圧を低電圧側の論理電圧値に、相対的に高い電圧を高電圧側の論理電圧値にラッチするラッチ回路を備えていることを特徴とする請求項２、３、４又は５記載の位相差検出器。
- 位相差検出により得られる前記第１、第２の出力ノード間の電圧差を増幅する増幅回路と、この増幅回路の出力端に得られる電圧のうち、相対的に低い電圧を低電圧側の論理電圧値に、相対的に高い電圧を高電圧側の論理電圧値にラッチするラッチ回路とを備えていることを特徴とする請求項２、３、４又は５記載の位相差検出器。
- 外部から供給される第１のクロック信号を増幅する第１のバッファ回路と、
この第１のバッファ回路から出力される第２のクロック信号を遅延する可変遅延回路と、
この可変遅延回路から出力される第３のクロック信号が遅延されてなる第４のクロック信号が供給されるクロック信号を必要とする回路と、
前記可変遅延回路と前記クロック信号を必要とする回路との間のクロック信号経路の一部を共通とし、前記第３のクロック信号を遅延させて前記第４のクロック信号と位相同期した第５のクロック信号を得るためのクロック信号経路と、
前記第５のクロック信号が入力される、前記第１のバッファ回路と同一構成の第２のバッファ回路と、
この第２のバッファ回路から出力される第６のクロック信号と、前記第２のクロック信号との位相差を検出する請求項１、２、３、４、５、６又は７記載の位相差検出器と、
この位相差検出器から出力される位相差検出信号に基づいて、前記第２のクロック信号と前記第６のクロック信号とが位相同期するように、前記可変遅延回路の遅延時間を制御する制御回路とを備えて構成されていることを特徴とする半導体装置。 - 前記可変遅延回路は、容量値を２0対２1対２2対・・・２n（但し、ｎは正の整数）とする第１、第２・・・第ｎ＋１の容量と、前記制御回路に制御され、前記第１、第２・・・第ｎ＋１の容量のうち、任意の容量をクロック信号入力端からクロック信号出力端に至るクロック信号経路と接地との間に接続された遅延素子として選択する選択回路とを有して構成されていることを特徴とする請求項８記載の半導体装置。
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